JP2006080160A - 静電保護回路 - Google Patents
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Abstract
【課題】 ラッチアップの耐性を向上させながら放電能力またはターンオン時間を適正に制御するようにしてトレードオフ関係を除去する。
【解決手段】 この静電保護回路は、第1の電源端子1と該第1の電源端子よりも低電位の第2の電源端子2との間の過剰電荷を放電するサイリスタ3と、サイリスタ3をターンオンさせる電流を供給するトリガー回路7と、第1の電源端子1および第2の電源端子2の間にサイリスタ3と並列に配置されて同一の電源端子間電圧におけるトリガー回路7の電流供給能力と比較して高い電流供給能力を有すると共にトリガー回路7に接続されたサイリスタ3のターンオン時間よりも短い時間でかつ該サイリスタのターンオン電圧よりも低い電圧でオン状態に遷移する静電放電素子10とを備える。
【選択図】 図1
【解決手段】 この静電保護回路は、第1の電源端子1と該第1の電源端子よりも低電位の第2の電源端子2との間の過剰電荷を放電するサイリスタ3と、サイリスタ3をターンオンさせる電流を供給するトリガー回路7と、第1の電源端子1および第2の電源端子2の間にサイリスタ3と並列に配置されて同一の電源端子間電圧におけるトリガー回路7の電流供給能力と比較して高い電流供給能力を有すると共にトリガー回路7に接続されたサイリスタ3のターンオン時間よりも短い時間でかつ該サイリスタのターンオン電圧よりも低い電圧でオン状態に遷移する静電放電素子10とを備える。
【選択図】 図1
Description
本発明は、半導体装置に静電サージ等の電流が流れ込むことを防止する静電保護回路に関する。
外部からの過電流による静電破壊から内部回路を保護するために、静電保護回路および静電保護素子がLSI内部に集積化されている。静電保護素子の1つとして用いられるサイリスタは、一旦オン状態になった後は高い放電能力を保持することが可能であり、静電保護素子に適している。
一般に、サイリスタ保護回路は例えば電源パッドと接地パッドとの接続線に介挿され、エミッタが電源パッドに接続されコレクタが接地パッドに接続されたpnp型バイポーラ・ジャンクション・トランジスタ(以下、BJT―Bipolar Junction Transistor―)、コレクタが前記pnp型BJTのベースに接続されエミッタが接地パッドに接続されベースが前記pnp型BJTのコレクタに接続されたnpn型BJT、前記pnp型BJTのコレクタと前記npn型BJTのベースとの接続点と前記npn型BJTのエミッタと接地パッドとの接続点の間に介挿された抵抗、を備え、さらに、pnp型BJTのベースと前記npn型BJTのコレクタとの接続点には前記サイリスタに対して並列に接続されたトリガー素子が接続されている。
上述した一般的なサイリスタ保護回路の問題点の1つは、回路の構成の仕方によっては通常動作時にラッチ状態が発生してしまうことである。そこで、このサイリスタ保護回路におけるラッチアップ耐性を向上させるために、2つの対策が講じられている。前者の対策は、特許文献1,2に記載されている第1の従来例の回路構成であり、後者の対策は、サイリスタを構成する2つのBJTのベース抵抗の値を調整する第2の従来例である。
第1の従来例による静電保護回路は、特許文献1に記載されているように、一般的なサイリスタ保護回路におけるサイリスタと第1の電源端子との間に直列にダイオードを接続した構成を備えている。なお、この第1の従来例に関する技術の1つとして、特許文献2に記載された回路構成もある。この特許文献2に記載された静電保護回路は、第1の電源端子とpnpBJTのエミッタとの間にツェナーダイオードが接続された構成を有している。
上述したサイリスタ保護回路におけるラッチアップ耐性向上のための後者の対策としての第2の従来例は、一般的なサイリスタ保護回路におけるnpn型BJTおよびpnp型BJTのそれぞれのベース抵抗を数Ω〜数十Ωまで低減させて、BJTのエミッタとベース間にそれぞれ接続することである。この第2の従来例としては、特許文献3および特許文献4に記載された技術があり、特許文献3は通常の静的な抵抗を用いており、特許文献4は抵抗素子としてトランジスタを用いている。また、特許文献以外では非特許文献1がある。
第1の従来例の構成は、サイリスタを含むESD保護回路のホールド電圧Vhを増加させる技術として知られている。ホールド電圧Vhが待機電圧より十分高い値に設定されていればサイリスタが一度オン状態になっても、最終的にはもとのオフ状態に復帰する。この構成の問題点は直列にダイオードを挿入するために、ダイオードの寄生抵抗および順バイアスされたダイオードの順方向電圧により放電能力が劣化することである(後述する図9参照)。
第2の従来例の構成は、ベース抵抗を意図的に小さな値で設計することでシリコン上に構成されたサイリスタのp−ウェル(p−well)領域にキャリアが保持されにくい構造となっている(後述する図8参照)。したがって、サイリスタのターンオンに必要な電流量が増加するため、電源ノイズ等による不慮のターンオンを防ぐ効果がある。また、ホールド電圧Vhを上昇させることで仮にターンオンしたとしても静電サージを放電したあとは、通常動作時におけるリーク電流レベル程度に回路を流れる電流が復帰することになり、換言すればラッチアップしないことになる。
第2の従来例の回路における問題点は、ウェル領域にキャリアが保持されにくい構造を形成しているため、逆にサイリスタのターンオン時間が長くなってしまうことである。これは過渡的な電圧ストレスに弱い薄い酸化膜の静電保護においては問題となる。
まとめると従来の対策としての第1および第2の従来例においては、ラッチアップの耐性を向上させることと、静電保護回路の放電能力の劣化またはターンオン時間の長時間化とが、トレードオフの関係を有していた。
図9および図10の特性図を用いて、従来の静電保護回路の電流−電圧特性について説明する。図9は、一般的なサイリスタ保護回路と第1の従来例による静電保護回路のそれぞれのI−V特性の差を示している。実線41は一般的なサイリスタ保護回路のI−V特性を示しており、これに対して破線42は第1の従来例による静電保護回路のI−V特性を示している。破線43による電圧のレベルは待機電圧であり、電源端子に供給される電源電圧Vddである。実線サークル44はサイリスタを用いた静電保護回路のホールド電圧を示しており、電源端子とpnp型BJTのエミッタとの間にダイオードを介挿させた第1の従来例においては破線42の特性における破線サークル45のように待機電圧よりも高い値にホールド電圧を上げることができ、ラッチアップ対策が施されている。
図10は、一般的なサイリスタ保護回路におけるnpn型BJTのベース/エミッタ間抵抗の抵抗値によるI−V特性の差を示している。実線51は、一般的なサイリスタ保護回路におけるnpn型BJTのベース抵抗が1kΩ以上の高抵抗の場合のI−V特性を示しており、破線52は、第2の従来例のように、ベース抵抗を数Ωから数十Ω程度の低抵抗とした場合のI−V特性を示している。電圧レベル53は、例えば電源電圧Vddの待機電圧である。このような図10の特性において、npn型BJTのベース抵抗を高抵抗とした場合のホールド電圧は、実線のサークル54のように待機電圧レベル53よりも低い電圧値を示しているが、ベース抵抗を低抵抗とした場合のホールド電圧は、破線のサークル55のように待機電圧より高い電圧値を示すことになる。したがって、サイリスタを構成するnpn型BJTのベース抵抗の抵抗値を低くすることによっても、ホールド電圧を待機電圧よりも高い値にすることは可能である。
米国特許第6,433,368号公報
特許第2938571号公報
米国特許第5,747,834号公報
米国特許第6,031,405号公報
"ESD保護およびラッチアップ耐性IC動作のための高いホールド電流SCR(HHI−SCR)"、2002年、EOS/ESD、マークス・P・J・メージェンス他。
上述したように、静電保護回路におけるラッチアップ対策のために、サイリスタに直列にダイオードを接続する構成によれば、直列にダイオードを挿入するためダイオードの寄生抵抗および順バイアスされたダイオードの順方向電圧により放電能力が低下するという問題がある。
また、静電保護回路におけるラッチアップ対策のために、ベース抵抗を意図的に小さな値で設計することにより、サイリスタのウェル領域にキャリアが保持され難くする構成によれば、サイリスタのターンオン時間がかえって長くなってしまうという問題がある。
本発明は上記課題に鑑みてなされたものであり、ラッチアップの耐性を向上させながら放電能力の低下またはターンオン時間の長時間化を防止するようにしてトレードオフ関係を除去した静電保護回路を提供することを目的とする。
上記課題を解決するため、本発明の基本構成に係る静電保護回路は、第1の電源端子と該第1の電源端子よりも低電位の第2の電源端子との間の過剰電荷を放電するサイリスタと、前記サイリスタをターンオンさせる電流を供給するトリガー回路と、前記第1の電源端子および前記第2の電源端子の間に前記サイリスタと並列に配置されて同一の電源端子間電圧における前記トリガー回路の電流供給能力と比較して高い電流供給能力を有すると共に前記トリガー回路に接続された前記サイリスタのターンオン時間よりも短い時間でかつ該サイリスタのターンオン電圧よりも低い電圧でオン状態に遷移する静電放電素子と、を備えることを特徴とする。
本発明は以上の構成により、通常は低いサイリスタのターンオン電流を静電保護回路全体として上昇させ、例えば電源ノイズのような静電サージに満たない程度の過電流が供給された場合の静電保護動作を抑制して回路全体のラッチアップ耐性を向上させると共に、放電能力を維持させつつ、サイリスタで問題となる立ち上がりの速いサージに対する高速の応答性能、すなわち、高速ターンオン性能を確保することができる。
以下、添付図面を参照しながら本発明に係る静電保護回路の実施形態について詳細に説明する。
第1実施形態
図1は、本発明の第1実施形態に係る静電保護回路の構成を示す回路図であり、同図において、静電保護回路は、電源パッド1と接地パッド2の間に設けられたサイリスタ3を備えており、このサイリスタ3は、pnp型BJT4とnpn型BJT5の組み合わせによって構成され、npn型BJT5はそのベースとエミッタとの間にベース抵抗6を備えており、pnp型BJT4のベース抵抗は図示を省略されている。抵抗6は、npn型BJT5のベース/エミッタ間の抵抗であり、pウェル/p基板抵抗と付加抵抗との合成抵抗である。
図1は、本発明の第1実施形態に係る静電保護回路の構成を示す回路図であり、同図において、静電保護回路は、電源パッド1と接地パッド2の間に設けられたサイリスタ3を備えており、このサイリスタ3は、pnp型BJT4とnpn型BJT5の組み合わせによって構成され、npn型BJT5はそのベースとエミッタとの間にベース抵抗6を備えており、pnp型BJT4のベース抵抗は図示を省略されている。抵抗6は、npn型BJT5のベース/エミッタ間の抵抗であり、pウェル/p基板抵抗と付加抵抗との合成抵抗である。
電源パッド1と接地パッド2との間には、サイリスタ3と並列に接続されてpnp型BJT4のベース端子にトリガー信号を供給するトリガー回路7と、サイリスタ3およびトリガー回路7に並列接続された静電放電回路10とが設けられている。静電放電回路10は、この第1実施形態では、電源パッド1から接地パッド2に順方向に接続された少なくとも2段の複数段のダイオード11,12より構成されている。付加された静電保護回路10は、通常動作状態ではリーク電流が問題とならないように設計されており、特に複数段のダイオードを用いる場合には留意されるべきである。
トリガー回路7は、電源パッド1と接地パッド2との間の電位差に応じてサイリスタ3がターンオンするのに必要な電流を生成するものであり、図示説明を省略するが、このトリガー回路7の実際の回路例としては、1段または多段のダイオードや、ゲートが時定数回路によって制御されたMOSトランジスタなどが考えられる。
静電放電回路10における直列接続されたダイオード11,12は、トリガー回路7が並列接続された電源パッド1と接地パッド2との間の同じ電位差に対して、トリガー回路7よりも電流量が大きくなるように設計されている。実際の例としては、一般的なサイリスタ保護回路で説明したような通常のサイリスタを用いる静電保護回路のターンオン電流が10ミリアンペア(mA)以下程度であることを踏まえて、このターンオン電流を300〜600ミリアンペア(mA)程度まで上昇させるためには、周囲長が40〜80μm程度のNウェル領域に構成されたダイオード(P+/Nウェルダイオード)を用いることが望ましい。npn型BJT5のベース/エミッタ間に接続される抵抗は1kΩ以上の抵抗値を有するものを用いることが望ましい。
図2の特性図を参照しながら、上記構成を有する第1実施形態に係る静電保護回路の動作について説明する。図1に示す静電保護回路においては、トリガー回路7がターンオン電流をサイリスタ3のNウェル領域に供給する前に、並列接続された静電放電回路10における多段のダイオード11,12に電流が流れ始める。図2は、サイリスタ3の抵抗5が1kΩ以上の高い抵抗値を有している場合の静電放電回路10に流れる電流−電圧特性を実線波形21により示しており、破線22は待機電圧としてのVdd電圧の値を示し、破線23はターンオン電圧の値を示している。
本願第1実施形態による静電放電素子10を設けていないときには、抵抗5が1kΩ以上の高い抵抗値に対してホールド電圧24は、待機電圧22よりも低い電圧値となっているが、第1実施形態に係る静電放電回路10を並列に設けたことにより、待機電圧22よりも高い電圧値からターンオン電圧23までは、破線25のような特性を示している。すなわち、波形21は、トリガー回路7の構成により決定されるターンオン電圧23までは並列接続された多段のダイオード11,12の放電能力に応じて、破線の波形25のように静電保護回路10全体としての放電能力が決定される。ターンオンした後は、通常のサイリスタと同じ実線波形21に示されるような放電能力となる。
このように構成された図1に示す静電保護回路の効果としては、静電サージには満たないレベルの過電流サージ印加による不慮のターンオンを防ぐことが可能である。並列接続された多段のダイオード11,12により確保した静電保護回路全体としてのターンオン電流の増加分だけのマージンを確保できる。また、ターンオン電流を増加させる手法として、npn型BJT5のベース/エミッタ間抵抗6の抵抗値を小さくしなかったので、サイリスタのターンオン時間に悪影響が現れることがない。また、サイリスタ3がターンオンするまでは、並列接続された静電放電素子10のダイオード11,12が静電サージの一部を放電する。ダイオードはサイリスタと比してオン状態に遷移する時間が短いため、時間的に立ち上がりの早い静電サージ(過電流サージ)によって電源パッド1と接地パッド2との間に内部回路を破壊する過電圧が現れるのを防ぐことができる。本実施形態によれば従来トレードオフ関係にあった静電保護回路のラッチアップ耐性と素子の高速ターンオン性能を、静電保護回路の放電能力は維持したまま同時に改善することができる。
第2実施形態
次に、図3を参照しながら、本発明の第2実施形態に係る静電保護回路について説明する。なお、図3において、図1と同一の符号を用いた構成要素は、第1実施形態と同一または相当する構成要素を示すものとする。図3においては、トリガー回路7がnpn型BJT5のベース端子に接続されており、静電放電素子10の電源パッド1と接地パッド2に並列接続されている箇所がサイリスタ3よりもパッド側である点以外は第1実施形態と同等の構成を有している。したがって、第2実施形態に係る静電保護回路においては、電源パッド1と接地パッド2に接続されるトリガー回路7の接続位置は、サイリスタ3よりもパッドから離隔する並列位置となっており、この構成に基づいて第1実施形態と同一の動作と効果を備えている。
次に、図3を参照しながら、本発明の第2実施形態に係る静電保護回路について説明する。なお、図3において、図1と同一の符号を用いた構成要素は、第1実施形態と同一または相当する構成要素を示すものとする。図3においては、トリガー回路7がnpn型BJT5のベース端子に接続されており、静電放電素子10の電源パッド1と接地パッド2に並列接続されている箇所がサイリスタ3よりもパッド側である点以外は第1実施形態と同等の構成を有している。したがって、第2実施形態に係る静電保護回路においては、電源パッド1と接地パッド2に接続されるトリガー回路7の接続位置は、サイリスタ3よりもパッドから離隔する並列位置となっており、この構成に基づいて第1実施形態と同一の動作と効果を備えている。
すなわち、第2実施形態に係る静電保護回路においても、静電放電素子10は、少なくとも2段である多段のダイオード11,12により構成され、ダイオード11,12は、同一の電源端子1,2間電圧におけるトリガー回路7の電流供給能力と比較して高い電流供給能力を有するように周囲長と段数とが設計されている。
第3実施形態
なお、上述した第1、第2実施形態に係る静電保護回路では、静電放電素子10は、少なくとも2段を有する多段に縦続接続された複数のダイオードにより構成されるものとして説明したが、本発明はこれに限定されず、静電放電素子10はその他のデバイスにより構成されていても良い。
なお、上述した第1、第2実施形態に係る静電保護回路では、静電放電素子10は、少なくとも2段を有する多段に縦続接続された複数のダイオードにより構成されるものとして説明したが、本発明はこれに限定されず、静電放電素子10はその他のデバイスにより構成されていても良い。
例えば、図4に示す本発明の第3実施形態に係る静電保護回路は、静電放電素子を電界効果トランジスタにより構成している。第3実施形態の詳細について説明する。図4に示した第3実施形態に係る静電保護回路は、サイリスタ3と並列に接続される静電放電素子10がnMOS(Metal Oxide Semiconductor)トランジスタ13とゲート制御用の抵抗素子15と容量素子16により構成されている点を除けば、第1実施形態に記載の静電保護回路と同じである。nMOSトランジスタ13は厚膜で構成されてしきい値電圧Vthが高いものを用いており、しきい値電圧Vthおよびゲート幅Wによって静電保護回路のターンオン電流を決定するように構成されている。
以上のように、第3実施形態に係る静電保護回路においては、静電放電素子10は、nチャネルのMOSトランジスタ13により構成され、このnチャネルMOSトランジスタ13のゲートは直列接続された抵抗素子15および容量素子16のそれぞれの第1端子の接続点に接続され、抵抗素子15の第2端子は第2の電源端子2に接続されると共に、容量素子16の第2端子は第1の電源端子1に接続されて、直列接続された抵抗素子15および容量素子16はnチャネルMOSトランジスタ13に対して並列接続され、nチャネルMOSトランジスタ13のゲート幅は、このnチャネルMOSトランジスタ13がオンしたときに同一の電源端子1,2間電圧におけるトリガー回路7の電流供給能力と比較して高い電流供給能力を有するように設計されている。
このように構成された第3実施形態に係る静電保護回路においては、正極性のサージ電流が供給されたときには、nMOSトランジスタ13のゲート電位が電源パッド1の電源電位Vdd近傍にまで上昇するために、nMOSトランジスタ13がオン状態となる。電源パッド1と接地パッド2との間の電圧がトリガー回路7の構成により決定されるターンオン電圧まで上昇する間は並列接続されたnMOSトランジスタ13の放電能力に応じて静電保護回路全体としての放電能力が決定される。その他の動作は、第1実施形態に係る静電保護回路で説明されたダイオードの動作と同じである。
このように構成された第3実施形態に係る静電保護回路の効果としては、第1実施形態に記載した効果に加えて、トリガー回路7のリーク電流を無視することができる場合には通常動作時のリーク電流をnMOSトランジスタ13のオフリークレベルまで低減することができる。
第4実施形態
図5は、本発明の第4実施形態に係る静電保護回路を示している。第4実施形態の構成は、サイリスタ3と並列に接続される静電放電素子10がpMOSトランジスタ14により構成されている点と、このMOSトランジスタ14のゲート電極制御用の抵抗素子15と容量素子16の縦続接続が、図4に示す第3実施形態の場合と逆である点を除けば第3実施形態に係る静電保護回路と同じである。
図5は、本発明の第4実施形態に係る静電保護回路を示している。第4実施形態の構成は、サイリスタ3と並列に接続される静電放電素子10がpMOSトランジスタ14により構成されている点と、このMOSトランジスタ14のゲート電極制御用の抵抗素子15と容量素子16の縦続接続が、図4に示す第3実施形態の場合と逆である点を除けば第3実施形態に係る静電保護回路と同じである。
すなわち、第4実施形態に係る静電保護回路においては、静電放電素子10は、pチャネルMOSトランジスタ14により構成され、このpチャネルMOSトランジスタ14のゲートは直列接続された抵抗素子15および容量素子16のそれぞれの第1端子の接続点に接続され、抵抗素子15の第2端子は第1の電源端子1に接続されると共に容量素子16の第2端子は第2の電源端子2に接続されて、直列接続された抵抗素子15および容量素子16はpチャネルMOSトランジスタ14に対して並列接続され、pチャネルMOSトランジスタ14のゲート幅は、このpチャネルMOSトランジスタがオンしたときに同一の電源端子1,2間電圧におけるトリガー回路7の電流供給能力と比較して高い電流供給能力を有するように設計されている。
このように構成された第4実施形態に係る静電保護回路の効果は、第3実施形態の静電保護回路の効果と同様であるので重複説明を省略する。
第5実施形態
なお、上述した第3および第4実施形態に係る静電保護回路においては、静電放電素子10をnチャネルまたはpチャネルMOSトランジスタ13または14により構成するものとして説明したが、本発明はこれにも限定されず、静電放電素子10はバイポーラトランジスタにより構成しても良い。
なお、上述した第3および第4実施形態に係る静電保護回路においては、静電放電素子10をnチャネルまたはpチャネルMOSトランジスタ13または14により構成するものとして説明したが、本発明はこれにも限定されず、静電放電素子10はバイポーラトランジスタにより構成しても良い。
図6は、静電放電素子10をnpn型BJT17により構成した第5実施形態に係る静電保護回路を示す回路図である。図6において、静電放電素子10は、サイリスタ3に並列に電源端子1と接地端子2との間に接続され、npn型BJT17のコレクタ端子が電源端子1に接続されると共にエミッタ端子が接地端子2に接続されている。npn型BJT17のコレクタ端子とベース端子との間にはコレクタからベースへ順方向にダイオード19が接続され、このダイオード19はnpn型BJT17のベース端子に電流を供給する。
すなわち、第5実施形態に係る静電保護回路において、静電放電素子10は、npn型バイポーラトランジスタ17により構成され、電源パッド1とこのnpn型バイポーラトランジスタ17のコレクタとの接続点とこのnpn型バイポーラトランジスタ17のベースとの間にはコレクタからベース方向に順方向にダイオード19が並列に接続され、ダイオード19のアノードは電源端子1とnpn型バイポーラトランジスタ17のコレクタ端子との接続点に接続されると共にダイオード19のカソードはnpn型バイポーラトランジスタ17のベースに接続され、npn型バイポーラトランジスタ17は、このnpn型バイポーラトランジスタ17がオンしたときに同一の電源端子間電圧におけるトリガー回路7の電流供給能力と比較して高い電流供給能力を有するように設計されている。
このような構成を有する第5実施形態に係る静電保護回路において、静電放電素子10を構成するnpn型BJT17のベース端子に接続されて電流を供給するダイオード19のサイズと段数およびBJT17のサイズを調整することによって、サイリスタ3がターンオンする前にBJT17側に電流を引き込むようにしている。図6に示したダイオード19は1段構成となっているが、通常動作時の電源電圧に合わせてリーク電流を多くすることなく、さらに、サイリスタ3よりも早くターンオンさせるために、ダイオード19を最も望ましい段数に調整して多段に構成することも可能である。
第6実施形態
なお、上述した第5実施形態に係る静電保護回路は、静電放電素子10をnpn型BJT17により構成したが、本発明はこれに限定されず、pnp型バイポーラトランジスタにより構成しても良い。図7に示す第6実施形態に係る静電保護回路において、静電放電素子10は、pnp型バイポーラトランジスタ18により構成され、このpnp型バイポーラトランジスタ18のベースとこのpnp型バイポーラトランジスタ18のコレクタおよび接地電源2の接続点との間には、ベースから接続点方向に順方向にダイオード19が並列に接続され、このダイオード19のアノードはpnp型バイポーラトランジスタ18のベースに接続されると共にダイオード19のカソードは接地端子2およびトランジスタ18のコレクタの接続点に接続され、pnp型バイポーラトランジスタ18は、pnp型バイポーラトランジスタ18がオンしたときに同一の電源端子間電圧におけるトリガー回路7の電流供給能力と比較して高い電流供給能力を有するように設計されている。
なお、上述した第5実施形態に係る静電保護回路は、静電放電素子10をnpn型BJT17により構成したが、本発明はこれに限定されず、pnp型バイポーラトランジスタにより構成しても良い。図7に示す第6実施形態に係る静電保護回路において、静電放電素子10は、pnp型バイポーラトランジスタ18により構成され、このpnp型バイポーラトランジスタ18のベースとこのpnp型バイポーラトランジスタ18のコレクタおよび接地電源2の接続点との間には、ベースから接続点方向に順方向にダイオード19が並列に接続され、このダイオード19のアノードはpnp型バイポーラトランジスタ18のベースに接続されると共にダイオード19のカソードは接地端子2およびトランジスタ18のコレクタの接続点に接続され、pnp型バイポーラトランジスタ18は、pnp型バイポーラトランジスタ18がオンしたときに同一の電源端子間電圧におけるトリガー回路7の電流供給能力と比較して高い電流供給能力を有するように設計されている。
なお、第5および第6実施形態に係る静電保護回路は、npn型BJT17またはpnp型BJT18を静電放電素子10の構成要素として形成する具体例について説明しているが、これらの実施形態におけるBJTはMOSのゲート下に形成される寄生BJTであっても良い。また、サイリスタ3と並列に接続される静電放電素子10のデバイス側に容量(C)を含んでいなければ、この静電放電素子はVdd−Vss間すなわち電源間のみではなく、入出力端子と電源端子間、すなわち、I/O端子−Vdd/Vss端子にも用いて入出力I/Oの保護を図ることもできる。
第7実施形態
上記第1ないし第6実施形態に係る静電保護回路は、何れも電源端子1と接地端子2との間に接続されたサイリスタ3に並列接続されたトリガー回路7と静電放電素子10とを回路図により説明したが、図8に示す半導体装置の断面図を用いて第7実施形態に係る静電保護回路について説明する。
上記第1ないし第6実施形態に係る静電保護回路は、何れも電源端子1と接地端子2との間に接続されたサイリスタ3に並列接続されたトリガー回路7と静電放電素子10とを回路図により説明したが、図8に示す半導体装置の断面図を用いて第7実施形態に係る静電保護回路について説明する。
図8は、例えばシリコン等の半導体基板上に構成されたサイリスタ保護素子30の構造を示している。図8において、サイリスタ保護素子30は、P型半導体基板31と、この基板31上に、Nウェル領域32とPウェル領域33が選択的に形成されている。Nウェル領域32は、図1、図3〜図7に示すpnp型BJT4のベースおよびnpn型BJT5のコレクタとして用いられ、Pウェル領域33は、同じくnpn型BJT5のベースおよびpnp型BJT4のコレクタとして用いられる。
Nウェル領域32およびPウェル領域33の上には複数の素子分離領域34により複数の素子領域35〜38が形成されている。具体的には、サイリスタ3におけるゲートG2トリガー端子として用いられるNウェルコンタクト35、pnp型BJT4のエミッタとして用いられるアノード領域36、npn型BJT5のエミッタとして用いられるカソード領域37、サイリスタ3におけるゲートG1トリガー端子として用いられるPウェルコンタクト38等の素子領域である。
このようにしてサイリスタ3およびトリガー回路7が基板上に形成されており、電源端子1および接地端子2がそれぞれ配線により接続される。電源端子1と接地端子2のそれぞれの配線間には、第7実施形態に係る静電放電素子10が並列に接続され、具体的には2段のダイオード11,12の直列体が両電源1,2の配線間に並列に接続されている。
図8に示す第7実施形態に係る静電保護回路は、本第7実施形態における特徴である電源端子1と接地端子2との間に並列接続された静電放電素子10以外の構成については、第1の従来例の説明における後者の改善例と同じ構成を備え、ベース抵抗を意図的に小さな値に設計することにより、シリコン上に形成されたサイリスタのPウェル領域33にキャリアが保持されにくい構造を提供することにより、第2の従来例による静電保護回路の改善例ではサイリスタのターンオンに必要な電流量を増加させて電源ノイズ等による不慮のターンオンを防止するようにしていた。
しかしながら、第2の従来例の静電保護回路による改善例によっても、ラッチアップ耐性の向上とターンオン時間の適正な制御の両方を達成することができなかったため、本発明の第7実施形態による静電保護回路においては、電源端子1と接地端子2とのそれぞれの配線間にサイリスタとは並列に静電放電素子10を設けるようにしている。
1 第1の電源端子(電源パッド)
2 第2の電源端子(接地パッド)
3 サイリスタ
4 pnp型BJT
5 npn型BJT
6 ベース抵抗
7 トリガー回路
10 静電放電素子
11 ダイオード
12 ダイオード
13 nチャネルMOSトランジスタ
14 pチャネルMOSトランジスタ
15 抵抗素子
16 容量素子
17 npn型バイポーラトランジスタ
18 pnp型バイポーラトランジスタ
19 ダイオード
2 第2の電源端子(接地パッド)
3 サイリスタ
4 pnp型BJT
5 npn型BJT
6 ベース抵抗
7 トリガー回路
10 静電放電素子
11 ダイオード
12 ダイオード
13 nチャネルMOSトランジスタ
14 pチャネルMOSトランジスタ
15 抵抗素子
16 容量素子
17 npn型バイポーラトランジスタ
18 pnp型バイポーラトランジスタ
19 ダイオード
Claims (5)
- 第1の電源端子と該第1の電源端子よりも低電位の第2の電源端子との間の過剰電荷を放電するサイリスタと、
前記サイリスタをターンオンさせる電流を供給するトリガー回路と、
前記第1の電源端子および前記第2の電源端子の間に前記サイリスタと並列に配置されて同一の電源端子間電圧における前記トリガー回路の電流供給能力と比較して高い電流供給能力を有すると共に前記トリガー回路に接続された前記サイリスタのターンオン時間よりも短い時間でかつ該サイリスタのターンオン電圧よりも低い電圧でオン状態に遷移する静電放電素子と、
を備えることを特徴とする静電保護回路。 - 前記静電放電素子は少なくとも2段よりなる多段ダイオードにより構成され、前記多段ダイオードは、同一の電源端子間電圧における前記トリガー回路の電流供給能力と比較して高い電流供給能力を有する周囲長と段数とを備えていることを特徴とする請求項1に記載の静電保護回路。
- 前記静電放電素子はnチャネルのMOSトランジスタにより構成され、該nチャネルMOSトランジスタのゲートは直列接続された容量素子および抵抗素子のそれぞれの第1端子の接続点に接続され、前記容量素子の第2端子は前記第1の電源端子に接続され前記抵抗素子の第2端子は前記第2の電源端子に接続されて前記直列接続された前記容量素子および前記抵抗素子は前記nチャネルMOSトランジスタに対して並列接続されると共に、前記nチャネルMOSトランジスタのゲート幅は、該nチャネルMOSトランジスタがオンしたときに同一の電源端子間電圧における前記トリガー回路の電流供給能力と比較して高い電流供給能力を有するように構成されていることを特徴とする請求項1に記載の静電保護回路。
- 前記静電放電素子はpチャネルMOSトランジスタにより構成され、前記pチャネルMOSトランジスタのゲートは直列接続された抵抗素子および容量素子のそれぞれの第1端子の接続点に接続され、前記抵抗素子の第2端子は前記第1の電源端子に接続され前記容量素子の第2端子は前記第2の電源端子に接続されて前記直列接続された前記抵抗素子および前記容量素子は前記pチャネルMOSトランジスタに対して並列接続されると共に、前記pチャネルMOSトランジスタのゲート幅は、該pチャネルMOSトランジスタがオンしたときに同一の電源端子間電圧における前記トリガー回路の電流供給能力と比較して高い電流供給能力を有するように構成されていることを特徴とする請求項1に記載の静電保護回路。
- 前記静電放電素子はnpn型バイポーラトランジスタにより構成され、前記第1の電源と該npn型バイポーラトランジスタのコレクタとの接続点と該npn型バイポーラトランジスタのベースとの間には前記接続点から前記ベース方向に順方向にダイオードが並列に接続され、前記ダイオードのアノードは前記第1の電源端子に接続され、前記ダイオードのカソードは前記npn型バイポーラトランジスタのベースに接続されると共に、前記npn型バイポーラトランジスタは、該npn型バイポーラトランジスタがオンしたときに同一の電源端子間電圧における前記トリガー回路の電流供給能力と比較して高い電流供給能力を有するように構成されていることを特徴とする請求項1に記載の静電保護回路。
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