CN102956631B - 半导体结构及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法。半导体结构包括第一掺杂区、第二掺杂区、第三掺杂区与电阻。第一掺杂区具有第一导电型。第二掺杂区具有相反于第一导电型的第二导电型。第三掺杂区具有第一导电型。第一掺杂区与第三掺杂区是通过第二掺杂区互相分开。电阻耦接于第二掺杂区与第三掺杂区之间。阳极被耦接至第一掺杂区。阴极被耦接至第三掺杂区。

Description

半导体结构及其制造方法

技术领域

本发明是有关于半导体结构及其制造方法，特别是有关于静电放电防护电路。

背景技术

静电放电(ESD)是不同物体与静电电荷累积之间静电电荷转移的现象。ESD发生的时间非常的短暂，只在几个纳米秒的程度之内。ESD事件中产生非常高的电流，且电流值通常是几安培。因此，一旦ESD产生的电流流过半导体集成电路，半导体集成电路通常会被损坏。故当半导体集成电路中产生高压(HV)静电电荷时，电源线之间的ESD防护装置必须提供放电路径以避免半导体集成电路受到损坏。

发明内容

本发明是有关于半导体结构及其制造方法。半导体结构的操作效能佳，且制造成本低。

依照本发明的一个实施例，提供了一种半导体结构，该半导体结构包括第一掺杂区、第二掺杂区、第三掺杂区与电阻；第一掺杂区具有第一导电型；第二掺杂区具有相反于第一导电型的第二导电型；第三掺杂区具有第一导电型；第一掺杂区与第三掺杂区是通过第二掺杂区互相分开；电阻耦接于第二掺杂区与第三掺杂区之间；阳极被耦接至第一掺杂区；阴极被耦接至第三掺杂区。

依照本发明的一个实施例，提供了一种半导体结构的制造方法，该方法包括以下步骤：于衬底中形成第一掺杂区；第一掺杂区具有第一导电型；于衬底中形成第二掺杂区；第二掺杂区具有相反于第一导电型的第二导电型；于第二掺杂区中形成第三掺杂区；第三掺杂区具有第一导电型；第一掺杂区与第三掺杂区是通过第二掺杂区互相分开；于第二掺杂区上形成场板结构。

依照本发明的一个实施例，提供了一种静电放电防护电路，该电路包括第一第一双极结晶体管(BJT)与电阻；电阻耦接在第一BJT之基极与射极之间。

附图说明

图1绘示一实施例中半导体结构的上视图。

图2绘示一实施例中半导体结构的剖面图。

图3绘示一实施例中半导体结构的上视图。

图4绘示一实施例中半导体结构的剖面图。

图5绘示一实施例中半导体结构的上视图。

图6绘示一实施例中半导体结构的剖面图。

图7绘示一实施例中半导体结构的上视图。

图8绘示一实施例中半导体结构的剖面图。

图9绘示一实施例中半导体结构的等效电路。

图10绘示一实施例中半导体结构的等效电路。

【主要元件符号说明】

12、112、312：第一掺杂区

14、114、214、314：第二掺杂区

16、216：第三掺杂区16

18、20、22、24、26、28、228A、228B、118、120、318、320：掺杂部分

30、130、330、430：电阻

32、132、332、432：阳极

34、434：阴极

36、136、236、336：场板结构

38、260：介电层

40、262：导电层

42：介电结构

44：第一介电部分

46A、46B、146A、146B、246A、246B、246C、346A、346B、446、546：第一双极结晶体管(BJT)

50：衬底层

52：第二介电部分

154、354：第四掺杂区

156、356、556：第二BJT

258：分离结构

AB、CD、EF、GH：线

具体实施方式

图1绘示一实施例中半导体结构的上视图。图2绘示图1的半导体结构沿AB线的剖面图。图3绘示一实施例中半导体结构的上视图。图4绘示图3的半导体结构沿CD线的剖面图。图5绘示一实施例中半导体结构的上视图。图6绘示图5的半导体结构沿EF线的剖面图。图7绘示一实施例中半导体结构的上视图。图8绘示图7的半导体结构沿GH线的剖面图。图9与图10绘示根据实施例的半导体结构的等效电路。

请参照图2，半导体结构包括第一掺杂区12、第二掺杂区14与第三掺杂区16。第一掺杂区12可包括掺杂部分18、掺杂部分20与掺杂部分22，具有第一导电型例如N导电型。第二掺杂区14可包括掺杂部分24与掺杂部分26，具有第二导电型例如P导电型。第三掺杂区16可包括掺杂部分28具有第一导电型例如N导电型。第一掺杂区12与第三掺杂区16是通过第二掺杂区14互相分开。

于一实施例中，第一掺杂区12与第二掺杂区14是形成在衬底层50上。衬底层50可为块材例如硅，或以掺杂或外延成长的方式形成。第一掺杂区12的掺杂部分22是形成于衬底层50上。掺杂部分22可以掺杂或外延成长的方式形成。掺杂部分22可为埋藏层、深阱或具有多层的叠层结构。第一掺杂区12的掺杂部分20与第二掺杂区14的掺杂部分26可分别利用图案化的掩模层(未显示)对衬底进行掺杂而形成。第一掺杂区12的掺杂部分18可利用图案化的掩模层(未显示)对掺杂部分20进行掺杂而形成。第二掺杂区14的掺杂部分24与第三掺杂区16的掺杂部分28可分别利用图案化的掩模层(未显示)对掺杂部分26进行掺杂而形成。掺杂部分18、掺杂部分22、掺杂部分24与掺杂部分28可为重掺杂的。于其它实施例中，是省略掺杂部分22。

介电结构42形成在第一掺杂区12与第二掺杂区14上。介电结构42可包括第一介电部分44与第二介电部分52。第一介电部分44可形成在第一掺杂区12与第二掺杂区14上。第二介电部分52可形成第二掺杂区14上。第一介电部分44与第二介电部分52并不限于如图2所示的区域氧化硅(LOCOS)，也可为浅沟道隔离(STI)。举例来说，第一介电部分44与第二介电部分52可包括氧化物例如氧化硅。

场板结构36形成在第二掺杂区14与第一介电部分44上。场板结构36可包括介电层38与形成在介电层38上的导电层40。导电层40可包括金属、多晶硅、金属硅化物。于一实施例中，导电层40是由单层或多层多晶硅构成。于另一实施例中，导电层40是由不同材料构成的叠层结构。

于一实施例中，如图2所示，场板结构36被耦接至第二掺杂区14。阳极32被耦接至第一掺杂区12的掺杂部分18。阴极34被耦接至场板结构36与第三掺杂区16的掺杂部分28。

举例来说，第一掺杂区12、第二掺杂区14与第三掺杂区16是形成第一元件类型例如NPN型的第一双极结晶体管(BJT)46A、46B。第一掺杂区12是作为第一BJT 46A、46B的集极。第二掺杂区14是作为第一BJT 46A、46B的基极。第三掺杂区16是作为第一BJT 46A、46B的射极。

电阻30被耦接于掺杂部分24与掺杂部分28之间，亦即电阻30被耦接在第一BJT 46A、46B的基极与射极之间。于一实施例中，电阻30可为由场板结构36所造成的寄生电阻。于其它实施例中，电阻30也可以其它的电阻元件形成。

于一实施例中，半导体结构是用作静电放电防护(ESD)装置。与第一BJT 46A、46B耦接的电阻30(或由场板结构36造成的寄生电阻)可提供高压的静电放电防护。场板结构36能用以控制触发电压(trigger voltage)。使用场板结构36能提高半导体结构的操作电压与崩溃电压。半导体结构的崩溃电压与触发电压可通过第一掺杂区12的掺杂部分22的宽度来做调整。

于实施例中，半导体结构的崩溃电压近似HV装置操作电压。触发电压低于HV装置的崩溃电压。维持电压高。因此，举例来说，相较于一般的硅控整流器(SCR)，实施例的半导体结构能更轻易地避免发生闩锁。

于一实施例中，半导体结构可包括金属氧化半导体晶体管(MOS)(例如NMOS与PMOS)或场效晶体管。举例来说，可利用其它的结构设计来改变第一BJT 46A、46B成为MOS例如NMOS。

半导体结构可通过标准的BCD工艺制造。因此，不需要额外的掩模或工艺。实施例的半导体结构可应用于任何适当的工艺或操作电压(高压(HV)或低压(LV)装置)，例如一般的DC电路操作。在实质上相同的ESD效能的情况下，实施例的ESD装置的总设计面积小于一般的ESD装置包括例如二极管。半导体结构对路线安排不敏感。

图4绘示的半导体结构与图2绘示的半导体结构的差异在于，第二掺杂区114与第四掺杂区154是通过第一掺杂区112互相分开。第四掺杂区154具有第二导电型例如P导电型。于一实施例中，第四掺杂区154可利用图案化的掩模层(未显示)对第一掺杂区112的掺杂部分120进行掺杂而形成，并邻近第一掺杂区112的掺杂部分118。阳极132被耦接至第四掺杂区154。第四掺杂区154可为重掺杂的。

请参照图4，第四掺杂区154、第一掺杂区112与第二掺杂区114是形成第二元件类型例如PNP型的第二BJT 156。第四掺杂区154是作为第二BJT 156的射极。第一掺杂区112是作为第二BJT 156的基极。第二掺杂区114是作为第二BJT 156的集极。第一BJT 146A、146B是与第二BJT156电性并联。电阻130的一端点被耦接至第一BJT 146A、146B的基极。电阻130的另一端点被耦接至第一BJT 146A、146B的射极与第二BJT 156的集极之间。

于一实施例中，半导体结构是用作静电放电防护(ESD)装置。与第一BJT 146A、146B、第二BJT 156耦接的电阻130(或由场板结构136造成的寄生电阻)，及电性并联的第一BJT 146A、146B与第二BJT 156可提供高压的静电放电防护。第一BJT 146A、146B与第二BJT 156被整合至一ESD装置。因此可缩减金属导线与ESD装置的布局面积。

于一实施例中，半导体结构可包括具有相反类型的金属氧化半导体晶体管(MOS)(例如NMOS与PMOS)或具有相反类型(N型与P型)的场效晶体管。举例来说，可利用其它的结构设计来改变第一BJT 146A、146B成为一种MOS例如NMOS，并改变第二BJT 156成为另一种MOS例如PMOS。

图6绘示的半导体结构与图2绘示的半导体结构的差异在于，第三掺杂区216包括互相分开的掺杂部分228A与掺杂部分228B，具有第一导电型例如N导电型。

分离结构258形成于掺杂部分228A与掺杂部分228B之间的第二掺杂区214上。于一实施例中，分离结构258可包括介电层260与形成在介电层260上的导电层262。导电层262可包括金属、多晶硅、金属硅化物。于一实施例中，导电层262是由多晶硅构成，且分离结构258与场板结构236构成电性并联的电阻。分离结构258可用以调变半导体结构的触发电压。

分离结构258与互相分开的掺杂部分228A与掺杂部分228B使得多射极的(multi-emitter)BJT形成，包括第一BJT 246A、246B、246C。于实施例中，半导体结构可通过施加至分离结构258或基极的额外偏压提前开启。

图8绘示的半导体结构与图6绘示的半导体结构的差异在于，第二掺杂区314与第四掺杂区354是通过第一掺杂区312互相分开。第四掺杂区354具有第二导电型例如P导电型。于一实施例中，第四掺杂区354利用图案化的掩模层(未显示)对第一掺杂区312的掺杂部分320进行掺杂而形成，并邻近第一掺杂区312的掺杂部分318。阳极332被耦接至第四掺杂区354。第四掺杂区354可为重掺杂的。

请参照图8，第四掺杂区354、第一掺杂区312与第二掺杂区314是形成第二元件类型例如PNP型的第二BJT 356。第四掺杂区354是作为第二BJT 356的射极。第一掺杂区312是作为第二BJT 356的基极。第二掺杂区314是作为第二BJT 356的集极。第一BJT 346A、346B是与第二BJT356电性并联。电阻330的一端点被耦接至第一BJT 346A、346B的基极。电阻330的另一端点被耦接至第一BJT 346A、346B的射极与第二BJT 356的集极之间。

于一实施例中，半导体结构是用作静电放电防护(ESD)装置。与第一BJT 346A、346B、第二BJT 356耦接的电阻330(或由场板结构336造成的寄生电阻)，及电性并联的第一BJT 346A、346B与第二BJT 356可提供高压的静电放电防护。第一BJT 346A、346B与第二BJT 356被整合至一ESD装置。因此可缩减金属导线与ESD装置的布局面积。

于一实施例中，半导体结构可包括具有相反类型的金属氧化半导体晶体管(MOS)(例如NMOS与PMOS)或具有相反类型(N型与P型)的场效晶体管。举例来说，可利用其它的结构设计来改变第一BJT 346A、346B成为一种MOS例如NMOS，并改变第二BJT 356成为另一种MOS例如PMOS。

于实施例中，半导体结构可用作静电放电防护装置，具有如图9与图10的电路。请参照图9，电阻430被耦接在第一BJT 446的基极与射极之间。阳极432与阴极434分别耦接至第一BJT 446的基极与射极。图10绘示的电路与图9绘示的电路的差异在于，电阻430被耦接至第一BJT 546的射极与第二BJT 556的集极之间的节点。

根据上述揭露的实施例，本发明至少有以下优点。与BJT耦接的电阻(或由场板结构造成的寄生电阻)，及电性并联的第一BJT与第二BJT可提供高压的静电放电防护。场板结构能用以控制触发电压，或提高半导体结构的操作电压与崩溃电压。半导体结构的崩溃电压与触发电压可通过第一掺杂区作为埋藏层的掺杂部分的宽度来做调整。分离结构与第三掺杂区的互相分开的掺杂部分是使得多射极的BJT形成，半导体结构可通过施加至分离结构或基极的额外偏压提前开启。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (6)

1.一种半导体结构，包括：

一第一掺杂区，具有一第一导电型；

一第二掺杂区，具有相反于该第一导电型的一第二导电型；

一第三掺杂区，具有该第一导电型，其中该第一掺杂区与该第三掺杂区是通过该第二掺杂区互相分开；

一电阻，耦接于该第二掺杂区与该第三掺杂区之间，其中一阳极被耦接至该第一掺杂区，一阴极被耦接至该第三掺杂区；

一场板结构，位于该第二掺杂区之上，该场板结构被耦接至该第二掺杂区，该阴极被耦接至该场板结构；以及

一第四掺杂区，具有该第二导电型，其中该第二掺杂区与该第四掺杂区是通过该第一掺杂区互相分开；

其中该第一掺杂区、该第二掺杂区与该第三掺杂区形成一第一BJT，该第四掺杂区、该第一掺杂区与该第二掺杂区形成一第二BJT，该第一BJT与该第二BJT其中之一为NPN BJT，另一为PNP BJT。

2.根据权利要求1所述的半导体结构，该场板结构包括一导电层，该导电层位于该第二掺杂区上。

3.根据权利要求2所述的半导体结构，更包括一介电结构，该介电结构包括一第一介电部分，位于该第二掺杂区与该场板结构之间。

4.根据权利要求1所述的半导体结构，其中该阳极被耦接至该第四掺杂区。

5.根据权利要求1所述的半导体结构，其中该第一BJT与该第二BJT电性并联。

6.一种半导体结构的制造方法，包括：

于一衬底中形成一第一掺杂区，具有一第一导电型；

于该衬底中形成一第二掺杂区，具有相反于该第一导电型的一第二导电型；

于该第二掺杂区中形成一第三掺杂区，具有该第一导电型，其中该第一掺杂区与该第三掺杂区是通过该第二掺杂区互相分开；

于该第二掺杂区与该第三掺杂区之间形成一电阻，其中一阳极被耦接至该第一掺杂区，一阴极被耦接至该第三掺杂区；

对该第一掺杂区的掺杂部分进行掺杂而形成一第四掺杂区，该阳极被耦接至第四掺杂区；以及

于该第二掺杂区上形成一场板结构，该场板结构被耦接至该第二掺杂区，该阴极被耦接至该场板结构；

其中该第一掺杂区、该第二掺杂区与该第三掺杂区形成一第一BJT，该第四掺杂区、该第一掺杂区与该第二掺杂区形成一第二BJT，该第一BJT与该第二BJT其中之一为NPN BJT，另一为PNP BJT。