CN101728820A - 用于触发双重scr esd保护的电源箝位电路和方法 - Google Patents
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Abstract
本发明提供了用于触发双重SCR ESD保护的RC电源箝位电路的电路和方法。在集成电路中，保护焊垫连接到上SCR电路和下SCR电路；它们都连接到连接在正电源和接地电源之间的RC电源箝位电路。本发明公开了ESD保护的结构，其具有邻接第二导电类型的第二阱的第一导电类型的第一阱，形成p-n结的边界，和在电连接到焊垫端的每个阱中的焊垫接触扩散区；紧邻于焊垫接触扩散区且与焊垫接触扩散区电隔离的附加扩散区，上述扩散区、第一和第二阱形成两个SCR器件。在ESD事件中，通过由RC电源箝位电路注入各个阱的电流触发这些SCR器件。
Description
技术领域
本发明涉及一种电路和方法，用来改善用于半导体器件和集成电路的静电释放(ESD)保护。
背景技术
目前，在有静电应力事件的情况下，例如由人体或设备靠近电隔离器件或电路板而产生的静电释放，ESD保护提供用来保护半导体器件中的内部电路。ESD应力事件可以使超过几千伏特范围的电压耦合到集成电路的引脚上。如果没有ESD保护，内部器件就会被损伤或毁坏。
在集成电路中，必须防止ESD应力事件。当带电物体，例如人体或其它设备，靠近集成电路器件布置且产生静电释放时，就会发生ESD事件。封装IC上的导电引线形成了接收静电释放的有效表面。如果不能防止由放电进入到集成电路引脚而引起的电压应力，由ESD事件应力造成的物理损伤，包括击穿、金属电迁移、栅极氧化破裂和其它损伤，可能损伤或毁坏集成电路内部的物理器件。
现有技术的ESD保护方法包括靠近集成电路的焊垫布置的各种电路元件。典型地，接合线将具有金属性或导电表面的输入/输出焊垫连接到封装引脚。该引脚可以是金、合金42、铜、钯和镍镀金材料等。ESD保护电路提供到安全端子，典型地电源引脚或接地引脚，的通路，并使静电电流(称为“冲击”)旁路在集成电路内部形成的易受影响的半导体器件。有效的ESD保护电路能够保护器件并延长它的寿命。
根据集成电路的应用和类型不同，集成电路需要的ESD保护的级别也变化很大。汽车应用中使用的电路尤其需要可靠的ESD保护。同样，倾向由用户操作的集成电路，例如闪存卡，和用户物理插入板或插槽的DIMM模块尤其易受人体ESD冲击。相反，在工厂内部安装在可靠电路板上设置和布置在高控制的环境中的壁保护系统上的电路可能需要较次可靠的ESD保护。在这种环境中使用的工作站、工人和工具可以连接到接地端子上，可以控制该环境中的湿度和使用的材料，以降低产生静电事件可能性。在一些情况中，这种保护可以将ESD概率降低到一定的水平，以便可以不需要板上保护电路。这是非常非常少见的情况，然而，大多数集成电路具有一些板上ESD电路。
电子工业已经为器件的ESD等级建立了标准和类别，以便集成电路的购买者可以知道为集成电路设计的保护等级或ESD事件的类别。例如，可以将这些描述为对人体模式(HBM)事件的保护类别。类别0可以是属于0-2千伏特的事件，类别1可以是属于2千伏特到4千伏特的事件，类别2可以是属于大于4千伏特的事件。也可以指定为机械模式(MM)事件。这种信息一般由IC制造商提供，因此购买者会了解器件可以经受的ESD应力。
ESD事件一般发生在输入、输入/输出或输出焊垫和其它端子之间，或者发生在Vss(接地)和Vdd(正电源)之间。通常描绘了ESD应力的四种模式。从焊垫到Vss的正电压可以称为PS冲击，从焊垫到Vdd的正电压可以称为PD冲击，从焊垫到Vss的负电压可以称为NS冲击，从焊垫到Vdd的负电压可以称为ND冲击。这些描述将用于贯穿该说明书。
有效的ESD保护方案必须为ESD应力的这四种模式中每一种模式都提供保护路径。另外，一个路径通常提供电源焊垫之间，也就是从Vss到Vdd、和从Vdd到Vss。在现有技术中，ESD保护电路提供在每个保护焊垫处。该焊垫是形成在集成电路的表面上的导电区域，其用于接收外部连接，一般是键合线或球栅阵列(BGA)球。然后焊垫通过电导体连接到内部电路。输入/输出焊垫具有连接到一般为CMOS反相器的驱动电路的输入通路，用来接收输入电压信号，和连接到用来驱动输出的内部缓冲器或反相器的输出通路；该电路被设置为使得在给出的时间内，PAD信号或者作为输入信号被接收或者作为输出信号被驱动。ESD保护电路布置在许多焊垫的每一个上，并因此防止ESD冲击毁坏内部电路。
现有技术的ESD保护电路可以具有几种形式，但是除了用于旁路内部电路的ESD电路路径之外，一般还需要用于每个保护电路的触发电路。因此，现有技术的ESD保护电路基本上使用大量硅面积，因此减小了集成电路中应用电路的有效面积。另外，一些现有技术ESD电路，在所有已知的模式中没有为ESD电流提供流动的有效通路，因此获得的ESD保护电路不能像期望的一样可靠。
图1示出了具有ESD保护的已知现有技术的电路的简单系统图。在图1中，标识PAD的焊垫连接到输入/输出缓冲电路9。电路9包括提供输入数据到保持电路的输入缓冲器5，连接到PMOS晶体管P1和NMOS晶体管N1的CMOS反相器的输出信号OUT，输入阻抗Rin(其可以是形成缓冲器5的晶体管的寄生或固有阻抗)和连接到PAD的信号。示出了ESD保护电路11连接到PAD端子。ESD保护电路11由连接在PAD和正电源VDD之间的第一二极管Dio_U组成。PAD上的正电压ESD冲击将正向偏置二极管Dio_U，且将存在ESD电流流向电源端的通路，旁路了电路9中的易受影响的器件，其有时称为“牺牲”电路。二极管Dio_D连接在负电源或接地VSS和PAD之间。PAD上的负电压冲击将正向偏压Dio_D，且电流将从VSS流向PAD端，旁路牺牲电路9中的电路。还示出了电路17。该电路称为“电源箝位电路”，并在电源端VSS和VDD之间提供了ESD保护。在从VDD到VSS的正事件期间反相器13将导通标识“bigFET”的大FET晶体管，从而提供电流流动的通路，保护牺牲电路9。R1和C1的值，被选择为使bigFET晶体管对于适当事件导通，而且R1和C1的值还要选择为在常规切换操作期间努力保持bigFET晶体管关闭，防止它导通。对于电源之间的负电压ESD冲击二极管Dio_CL提供了从VSS到VDD的通路。在现有技术的集成电路中，每个焊垫都将需要ESD保护电路11，且对于大型集成电路将可以具有几百个信号焊垫。然而不是每个焊垫都需要电源箝位电路17，并且电源箝位电路17可以形成在集成电路上的一个位置，或者可以选择性的提供几个。
图2示出了图1的ESD保护电路关于上述ESD冲击的四种模式的操作。对于PS冲击，从PAD到VSS的正电压，电流通路通过两个器件；Dio_U导通且电流流到VDD，和然后电源箝位电路中的bigFET导通并提供到VSS的通路。这不是直接通路，因此提供了不够理想的结果，通过一个器件的直接通路将更安全且更快；并因此更可靠。对于PD冲击，正电压从PAD到电源VDD，二极管Dio_U正向偏压并提供直接通路。类似地，对于PAD上相对VSS的负冲击，二极管Dio_D正向偏压并提供直接通路。最后，对于从PAD到VDD的负冲击ND，存在通过bigFET晶体管然后通过二极管Dio_D的间接通路。再次，由于电流必须流过两个器件到达终端，且与直接通路相比这种不可靠，所以这种间接通路是不可取的，因此提供不够理想的保护。
许多ESD电路依靠可控硅整流(SCR)器件来提供电流通路。SCR器件在该领域已知由p-n-p-n或n-p-n-p结形成。一旦SCR器件触发，只要存在足够的保持电流，它将持续的传导电流，SCR器件的低导通阻抗Ron和低触发电压使其在ESD保护电路中尤其有用。
提供用于SCR的p-n-p-n结构的已知布置是连接一对双极晶体管，p-n-p和n-p-n，以提供SCR。图3示出了使用SCR器件的现有技术的ESD电路。Ker，在等人的题名为“Substrate triggered SCR decice for on-chip ESDprotection in fully silicided sub-0.25-μm CMOS process”(在全硅化亚0.25-μmCMOS工艺中用于片上ESD保护的衬底触发的SCR器件)的论文中，IEEETrans.Electron.Devices，电子器件进展，卷50，no.2，397-405页，描述了这种电路。
在图3中，输入输出端PAD再次连接到输入输出缓冲电路9。电路9具有给集成电路的其余部分(其余电路没有示出)提供输入信号的反相器5，由连接输出数据到PAD的P和N-MOS晶体管P1和N1形成的反相器，和由上触发器21、上SCR电路22、下触发器24和下SCR电路25形成的ESD保护电路。
SCR电路22连接到上触发电路21。电容34和电阻23向反相器27提供触发电压，当其激活时，将下拉p-n-p晶体管35的基极，使其导通。电流从p-n-p晶体管35的集电极流出，将在n-p-n晶体管31的基极上形成正电压，使其导通，因此在正冲击PD的事件中SCR电路22将会通过触发电路21触发。作为偏置电阻的电阻29和33，其通过在里面形成双极晶体管的N阱(电阻29)和P阱(电阻33)提供，且其不是离散的电阻器件。同样，由电阻41、电容43、和反相器47形成的下触发电路24，在n-p-n晶体管63的基极生成正电压，并使电流从它的发射极流过电阻53。电阻51还具有流过它的电流，沿着正电源到p-n-p晶体管61基极的电压降，使晶体管61导通，并通过SCR电路25连接PAD到VSS。当正电压冲击PS发生时，下触发电路将会导通，允许ESD电流流入VSS。
在使用图3的ESD保护电路的集成电路中，每个焊垫保护需要两个SCR电路和两个触发电路。这种需要增加了ESD电路使用的硅面积。而且，对于迅速导通的SCR电路，在驱动反相器中的触发电路必须要使用比常规晶体管更大的晶体管，这进一步增加了需要的硅面积。而且，由于这些电路的结构，在器件焊垫的正常切换期间ESD保护SCR电路可能错误触发。
已知在这些ESD电路上的现有技术是不同的。在一种不同中，触发电路使用称为“本地NMOS”的器件来触发上和下SCR电路。每个焊垫都需要这些本地NMOS器件，而且它们通过附加的负偏置电路关闭；必须这样做以防止大量SCR电流泄漏。这种方法不能减小触发电路需要的硅面积。
在另一种现有技术的方法中，提供一串二极管作为触发电路。由于每个焊垫需要用于每个SCR电路的二极管组，相信这种方法需要甚至更大的硅面积。该二极管一定要大，以便在ESD事件期间提供快速SCR开关。由于这种方式在该电路中N型阱是偏置的，从而存在潜在的闭锁问题。为提供NS(负从焊垫到VSS的电压)和PD(从焊垫到VDD的正电压)保护，还需要反二极管分路并联于SCR电路。
在另一现有技术的方法中，触发电路是连接到专用栅极偏置电路的NMOS器件。再有，对于每个焊垫这种方法需要专用触发电路，从而导致硅面积更大。另外，NMOS触发器晶体管的大小大于常规的晶体管，以便在ESD事件期间提供快速SCR电路开关。在这种方法中继续存在SCR电路中的高备用电流和潜在闭止问题。而且，对于NS(从焊垫到VSS的负电压)和PD(从焊垫到VDD的正电压)保护，需要平行于SCR电路并联布置的额外的二极管分路。
因此，持续需要改善的ESD保护电路和方法，以提供可靠保护，并且减小保护电路需要的硅面积。
发明内容
本发明的目的是提供一种改善的ESD电路和方法，其能够有效地提供高效率的有利的ESD保护。通过本发明的实施例，提供了用于硅有效ESD保护方案的电路和方法，上述这些和其它问题通常可以解决或避免，并实现了技术优势。
在一个示范性实施例中，ESD保护电路包括：连接在保护焊垫和正电源端子之间的上SCR电路，且其具有通过阱电阻连接到RC电源箝位电路的第一触发输入，RC电源箝位电路连接在正电源端和接地电源端之间；和连接在保护焊垫和接地电源端之间的下SCR电路，且其具有通过阱电阻连接到RC电源箝位电路的第二触发输入。在另一示范性实施例中，上SCR通过RC电源箝位电路的操作触发。在再另一个示范性实施例中，下SCR通过RC电源箝位电路的操作触发。在再另一个示范性实施例中，在ESD事件器件，上和下SCR电路通过由RC电源箝位电路注入阱的电流触发。
在示范性方法的实施例中，通过提供连接在焊垫和正电源之间的上SCR电路、提供连接在焊垫和接地电源之间的下SCR电路、提供连接在正电源和接地电源之间的RC电源箝位电路，以及在ESD事件期间利用RC电源箝位电路触发上和下SCR电路中的一个，来提供用于集成电路的焊垫端子的ESD保护。
在示范性方法的实施例中，通过在半导体衬底中形成第一阱和第二阱，第一和第二阱导电类型相反；在第一导电类型的第一阱中形成第一扩散区并电连接到接地电源；在与第一扩散区紧邻并电隔离的第一阱中形成第二导电类型的第一焊垫接触区并电连接到焊垫端；在与第一焊垫接触区紧邻并与该焊垫接触区电隔离的第一阱中形成第二导电类型的第三扩散区，且其电连接到接地电源；在与第二扩散区紧邻并电隔离的第二阱中形成第一导电类型的第三扩散区；在与第三扩散区紧邻并电隔离的第二阱中形成第一导电类型的第二接触焊垫，且其电连接到焊垫端；与第二焊垫接触区紧邻并电隔离形成第二导电类型的第四扩散区，且其电连接到正电源；和提供连接在正电源和接地电源之间的RC电源箝位电路，来提供SCR保护电路。
在示范性结构的实施例中，期望的集成电路的ESD保护结构包括，形成在半导体衬底中的导电类型相反的第一阱和第二阱，阱相邻形成且具有作为p-n结的边界；在第一阱的表面上布置的且连接到接地电源端的第一导电类型的第一扩散区；在第一阱的表面上且与第一扩散区紧邻并电隔离布置的第二导电类型的第一焊垫接触区；在第一阱的表面上且与第一焊垫接触区布电隔离并紧邻置的第二导电类型的第二扩散区，其连接到接地电源；在与第二扩散区紧邻并电隔离的第二阱的表面布置的第一导电类型的第三扩散区；在与第三扩散区紧邻并电隔离的第二阱中布置的第一导电类型的第二焊垫接触区，并电连接到焊垫端子；在与第二焊垫接触区紧邻并电隔离的第二阱的表面布置的第二导电类型的第四扩散区，且其电连接到正电源；和连接在正电源和接地电源之间的RC电源箝位电路。
为了更好的理解本发明下面的详细描述，前面更广泛地列出了本发明的特征和技术优势。在下文中将描述本发明的其它特征和优势，其形成了本发明权利要求的主题。本领域的那些技术人员应该意识到，为了本发明同样的目的，公开的概念和特定实施例可以很容易地作为基础，来更改或设计其它结构或处理。本领域的技术人员还应该意识到，这种等效结构不应偏离如附加权利要求所阐述的本发明的精神和范围。
附图说明
为了更加全面地理解本发明和它的优势，现在结合附图，参考下面的描述，其中：
图1示出了现有技术的三维ESD电路的简单电路图；
图2示出了图1的电路操作的表格；
图3示出了现有技术的另一ESD电路的简单电路图；
图4示出了本发明的示范性实施例的ESD电路的简单电路图；
图5示出了图4的ESD电路操作的表格；
图6示出了本发明ESD电路的示范性结构的实施例；和
图7示出了图6的实施例操作中使用ESD通路。
该图、图例和图表是示例性的，不是限制性的，而是本发明实施例的实例，为了说明目的将其简化并没有按比例绘制。
具体实施方式
下面详细描述目前本发明优选实施例的制造和使用。然而，应该意识到，本发明提出了许多可应用的发明概念，其能够以各种特定上下文具体化。描述的该特定实施例仅是示例本发明制造和使用特定的方式，而不限制本发明的范围。
图4描述了本发明ESD电路的说明性的示范性实施例的电路图。在图4中，在这里作为非限制性实例的牺牲电路中，输入输出缓冲器9再次连接到如前面标识焊垫(PAD)的端子。再次提供RC电源箝位电路17以便保护VSS和VDD之间的冲击，反之亦然，且其具有反相器13和提供输入到反相器的RC电路R1和C1以便导通FET器件“大FET”(bigFET)，从而在ESD事件中在这些端子之间提供电流通路；类似地二极管Dio_CL提供了用于在这些端子之间的负ESD冲击的从VSS到VDD的电流通路。
图4还示出了ESD保护电路71。从PAD到VSS，p-n-p双极结型晶体管(“BJT”)77连接到n-p-n BJT 79，以形成标识SCR_D的SCR器件。从p-n-p BJT 77的发射极到基极的p-n结还提供了标识Dio_U的二极管。n-p-nBJT 79的P阱中的电阻提供了BJT 79基极的偏置电阻R_pwD。p-n-p BJT 77连接到整个SCR_D。在电源箝位电路VDD和BJT77的基极之间标识R_nwD的N阱电阻提供了关于该晶体管基极的偏置。晶体管77的p型发射极将SCR_D连接到焊垫端PAD并通过阱电阻R_nwD在PAD和VDD之间提供了p-n二极管。
第二SCR提供了上ESD保护电路，标识为SCR_U。该SCR由从VDD到p-n-p BJT 73基极的N阱电阻R_nwU，n-p-n BJT 75和从BJT 75的基极到电压VSS的P阱电阻R_pwU形成。BJT 75的p-n基极-发射结还形成了标识为Dio_D的二极管，其从VSS向PAD端正向偏压。
图4中，ESD保护电路71将布置在集成电路的每个保护输入、输出或输入/输出焊垫。可以有几十、或几百个这种焊垫。重要地，在集成电路中电源箝位电路17仅布置一次或至多是几次。由于这种实施例的优势，不是每个SCR和每个焊垫都需要触发电路；在ESD事件期间替代的注入阱的电流用于RC电源箝位电路以便正向偏压晶体管，并触发SCR以保护牺牲电路。与现有技术的方案相比，图4的电路不需要单独的触发电路，所节省的硅面积是很显著的。
对于上述ESD冲击的四种模式中的每一个，图5描述了说明图4的ESD保护电路的主要和辅助电流流动路径的表格。从图5的表格中可以看出，对于ESD模式PS事件，从PAD端到VSS端到正电压，主要通路是SCR_D。这意味着如图4所示由BJT 77和79和阱电阻R_pwD和R_nwD组成的SCR_D被触发并远离牺牲电路导通电流。在图4的实施例中，触发没有用触发电路实现，而用流入阱的注入电流的方式代替。在这种实例中，PS事件在PAD上提供相对VSS的正电压。焊垫处的电压将正向偏压关于BJT 77的基极的BJT 77的发射极的p-n结并注入电流进入N阱。在PS ESD事件中，正ESD电流将注入到BJT 77的发射极/基极的结(Dio_U现在正向偏压)。随后VDD总线充电且触发RC电源箝位，以提供到VSS的低电阻通路从而维持BJT 77的发射极/基极电流。由于ESD(发射极)电流增加，大量空穴电流将流入BJT 77的集电极(P阱)，其还是BJT 79的基极，然后通过电阻R_pwD增加到VSS。当R_pwD的电压降超过BJT 79的基极/发射极电压时，则BJT 79导通。BJT 79随后连接BJT 77以形成低电阻p-n p-n器件(SCR_D)。这种SCR器件提供了从焊垫到VSS的正ESD电流的直接电流放电通路。
图5的表格还描述了在PS ESD模式事件期间Dio_U和RC电源箝位电路传导电流中的晶体管bigFET的辅助通路。其通过提供远离连接到端子PAD的牺牲电路的其它导电通路改善了ESD保护的效果。
在图5中，下一个模式描述的是PD事件。在PD模式中，正电压从焊垫向VDD供应，电流的主要通路是二极管Dio_U。参考图4的电路图，在这种模式中，二极管Dio_U的p-n结正向偏压并存在从BJT 77的基极通过N阱到电压VDD的通路，因此提供了直接通路。另外，SCR_D和箝位二极管Dio_CL提供电流的辅助通路。辅助通路看起来相当直接。由于焊垫到VDD电流增加，BJT 77的基极电压增加，且大量空穴电流流入BJT 77的集电极并导通SCR_D。部分ESD电流随后将从焊垫通过SCR_D流入VSS，通过二极管Dio-CL流向VDD。
表格中还描述了模式NS中的ESD事件，其具有关于端子VSS的PAD上的负电压。在这种模式中，图4的BJT 75基极发射极的p-n结，标识为Dio_D，其正向偏压，并提供了通过P阱向RC箝位电路回到VSS的路径。Dio_CL和SCR_U的辅助通路提供了附加电流通路以保护ESD电流的牺牲电路。
图5表格的底部的行描述了在ND模式中或关于正电压供应VDD的端子PAD处的负电压的ESD事件的通路。在这种事件中，图4中的上SCR电路SCR_U通过注入到P阱的电流触发，形成n-p-n晶体管，而且具有通过Dio_D和bigFET晶体管的通路，其提供了用于ND事件的辅助通路。ND模式的保护非常类似于PS模式的保护。在ND模式事件中，负电流注入到BJT 75的发射极/基极。负电压在Vss增长。触发RC电源箝位电路以维持该电流。由于负电流增加，大量电子电流就会流入BJT 75的集电极(N阱)，其也是BJT 73的基极，从而通过电阻R_nwU到达VDD。当R_nwU的电压降超过BJT 73的基极/发射极电压时，BJT 73将导通。BJT 73连接BJT 75以形成低电阻p-n p-n器件(SCR_U)。该SCR器件提供了从焊垫到Vss的负ESD电流的直接放电电流通路。
图6示出了用于形成图4的保护电路71的SCR器件的示范性结构实施例的截面图。通过结合某些特征的优势，图6的结构结合SCR_U和SCR_D电路的某些元件并因此形成比其它情况更紧密的结构，从而进一步节省了使用本发明的硅集成电路的面积。在图6中，示出了连接在接地和负电源VSS和正电源VDD之间的RC电源箝位电路17。提供了半导体衬底91，其可以是一个非限制实例中的P型半导体衬底。使用几个已知半导体制造技术中的任一种技术形成N阱93和P阱95。这些可以是掺杂区，或可以掺杂N区且P阱可以是不掺杂的P半导体衬底材料，或阱可以外延生长。可以使用热扩散和/或离子注入以形成本领域已知的阱。SOI技术可以形成所示的N和P阱。
形成隔离区97。例如可以具有浅沟道隔离(STI)或其它类型的隔离区，例如LOCOS。形成N+区99、101、和103。使用常规图案化和离子注入步骤形成P+区100、102和104。如所示，使用常规半导体处理技术形成连接正电源端子VDD和接地或负电源端子VSS和PAD端的导电通路，例如多晶硅、铝、铜、铝和铜的合金等。电源端还连接到至少一个RC电源箝位电路17，其以先前图中所示出的排列。注意在每个保护焊垫都会存在图6的结构，然而RC电源箝位电路17不会对每个焊垫都重复，集成电路需要仅一个或很少这种保护电路。
图6描述了图4的ESD保护电路71的一个可能实现结构的简化图。通过参考图4的关系，能够更好的理解N阱93、P阱95、和扩散连接区99、101、103(N+型)和区域100、102、和104(P+型)的作用。例如，图4中的焊垫端PAD连接到n-p-n BJT 75的发射极。在图6中其对应于P-阱95中的N+区103。焊垫端子PAD还连接到p-n-p BJT 77的发射极，在图6中其对应于N-阱93中的P+区100。类似地，从图4可以确定和相应理解电源VDD和VSS的关系。
图6的结构只是一个可能的实施例并认为是“组合”设计，即共享某些SCR元件并且该实施例利用了P阱95和N阱93的P-N结的优势。在不同半导体工艺中，可以使用不同的结构以实现形成图4的电路，因此该典型实施例的设计是图4电路的一个有利实现。其它选择性设计实施例也可以考虑，并且其在附加权利要求的范围内。
参考图7，其示出了从PAD端到或者VSS或者VDD的ESD事件的四种模式中的每一种模式的主要通路，能更好地理解图6实现的ESD保护电路的操作。对于关于VSS的正冲击，图7中以虚线标识“PS”的通路描述了从P+端100、到N阱93、进入到P阱95、和到连接VSS的N+扩散101的通路。在图5的表格中，这种ESD模式的主要通路示出为SCR_D。参考图4的电路图，SCR_D是p-n-p 77的发射极，晶体管77和79的n型集电极和n型基极结，晶体管77集电极和晶体管79的基极的p型结，且P阱电阻R_pwD连接通路到VSS，其也是晶体管79的发射极(n型)。换句话说，SCR_D是p-n p-n路径，在图7中其对应于P+100、N-阱93，P-阱95和N+区101。
从端子PAD到VDD端的正冲击的主要通路在图7中标识为PD。图5中的表格指出了这种ESD模式的主通路是二极管Dio_U。图4中，其示出为晶体管77的p型发射极端和晶体管77的基极端(n型)通过阱电阻R_nwD进一步连接到电压VDD。再次参考图7，这种通路示出为从P+区100通过N阱区93进入到N+区99到VDD的虚线标识的“PD”。因此通过区域100和N阱93的P+N阱结提供了PN二极管Dio_U。
类似地，对于NS模式，在图5的表格中从PAD端到VSS的负冲击的主要通路示出为二极管Dio_D。图7中这种通路用实线标识的NS示出，因此图7中二极管Dio_D对应于N+区103和P阱95，其通过P+区104连接到VSS。参考图4，n-p-n晶体管75的n型发射极和二极管Dio_D的p型基极，这些区域对应于部分ESD电路71。
最后，图7示出了用实线标识“ND”的从端子PAD到VSS端的负冲击的主要通路。图5的表格示出这种通路为SCR标识的SCR_U。在图4的电路图中，这种SCR通路从PAD到n-p-n晶体管75的发射极，通过晶体管75和p-n-p晶体管73的基极端和集电极端结，进入到晶体管73的基极(n型)和晶体管75集电极结，通过阱电阻R_nwU到端子VDD，其还连接到晶体管73的发射极。
图7中，从N+区103、到P阱区95，进入到N阱93，之后到P+区102到端子VDD，可以看出通过SCR结构的对应通路。该SCR_U是n-p-n-p传导通路。
在完整的集成电路实施例中，在结合这些实施例的器件中的每个保护输入、输出或者输/输出焊垫将存在图4的ESD电路和图7的组合设计结构。图7的设计是实现图4的ESD保护电路的一个有利结构，当然也可使用其它设计结构，而且这些仍将得到ESD电路实施例的优势，其不受ESD电路实施例给ESD冲击的四种模式中的每一种模式提供直接和间接通路的限制，由于触发通过流入阱的电流和通过现有的RC箝位电路实现则不需要触发电路，其在每个焊垫不会重复，从而实现显著的硅面积节省。
另外，由于阱(图6和7中的93和95)连接到固定电源和接地供应端连接，本发明的实施例提供了在常规操作期间具有高闭锁免疫的ESD保护电路，没有留下像一些现有技术结构中的浮置。
另外，如图6和7所示，当实现设计时在ESD电路实施例中通过SCR_U和SCR_D结构的结合部分可以得到节省的硅面积。
这种简单的ESD保护电路尤其适合输入/输出焊垫应用中的低压电路。例如，运行在超过5千兆赫的频率的具有低电容RF特性的低噪音扩音器(LNA)。用于更高数据带宽范围，例如吉比特每秒(Gbps)的通讯总线的低压器件，用作像PCI Express、SATA等一样的连续的/不连续的(Ser/Des)的总线。这些集成电路还有益于本发明实施例的使用，许多其它应用还将有益。通常，上述实施例可以用于提供在集成电路中的ESD保护，并将在可靠性和硅面积中实现显著优势。
虽然详细描述了本发明的实施例和它的优势，但应该理解在这里在不偏离附加权利要求限定的本发明的精神和范围的情况下可以做各种改变，代替和变更。例如本领域的技术人员应该容易的理解，在本发明的范围内方法可以变化。
另外，本发明的范围不是指限制于说明书中描述的方法和步骤的特定实施例。本领域的普通技术人员从本发明的公开将很容易地意识到，根据本发明，在这里可以使用与描述的对应实施例一样的实际上执行相同的功能或实际上实现相同的结果的目前存在或之后发展的过程、或步骤。因此，附加权利要求意指在其范围包括在这种过程或步骤。
Claims (15)
1.一种静电释放(ESD)保护结构，包括：
第一导电类型的半导体衬底；
形成在半导体衬底中的第一导电类型的第一阱；
邻接第一阱形成在半导体衬底中的第二导电类型的第二阱；第一和第二阱的交叉形成p-n结；
在第一阱的表面形成的且电连接到接地电源端的第一导电类型的第一扩散区；
在第一阱的表面上形成的第二导电类型的第一焊垫接触区，通过隔离区与第一扩散区隔离并邻近第一扩散区，并电连接到焊垫端子；
在第一阱的表面上形成的第二导电类型的第二扩散区，与第二导电类型的焊垫接触区隔离并相邻近，并电连接到地电源端子；
在第二阱的表面中形成的第一导电类型的第三扩散区，与第二扩散区电隔离并相邻近，且电连接到正电源端子；
在第二阱的表面上形成的第一导电类型的第二焊垫接触区，与第三扩散电隔离并相邻近，且电连接焊垫端子；
在第二阱的表面上形成的第二导电类型的第四扩散区，并与第二焊垫接触区电隔离和相邻近，第四扩散区电连接到正电源端子；和
连接在正电源端子和接地电源端子之间的RC电源箝位电路。
2.权利要求1的ESD保护结构，其中第一导电类型是p型，其中第二导电类型是n型。
3.权利要求1的ESD保护结构，其中第一扩散区、第三扩散区、和第二焊垫接触区是P+导电类型，其中第一焊垫接触区、第二扩散区、和第四扩散区是N+导电类型。
4.权利要求3的ESD保护结构，其中第二焊垫接触区、第二阱、第一阱、和第二扩散区形成p-n-p-n SCR器件，其中第一焊垫接触区、第一阱、第二阱和第三扩散区形成n-p-n-p SCR器件。
5.权利要求3的ESD保护结构，其中第一焊垫接触区和第一阱形成反向偏压二极管。
6.权利要求5的ESD保护结构，其中该二极管进一步通过阱电阻连接到第一扩散区并电连接到接地电源端子。
7.权利要求3的ESD保护结构，其中第二焊垫接触区和第二阱形成二极管。
8.权利要求7的ESD保护结构，其中该二极管还通过第二阱电阻连接到第四扩散区并电连接到正电源。
9.一种静电释放(ESD)保护电路，包括：
一集成电路焊垫；
连接到焊垫用于缓冲数据的电路；
在集成电路上的、且连接在正电源端和负电源端之间的RC电源箝位电路；
连接在焊垫和正电源之间的上SCR电路，其具有连接到RC电源箝位电路的第一触发输入；和
连接在焊垫和接地电源之间的下SCR电路，其具有连接到RC电源箝位电路的第二触发输入。
10.权利要求9的ESD保护电路，其中上SCR电路还包括：
第一双极晶体管，其具有连接到焊垫的发射极，通过第一阱电阻连接的基极以形成进一步连接到RC电源箝位电路的接地电源端的第一触发输入，通过第二阱电阻连接到正电源端的集电极；和
提供第二双极晶体管，其具有连接到正电源端的发射极，连接到第一双极晶体管的集电极的基极，和连接到第一双极晶体管的基极和第一触发输入的集电极；
其中第一和第二阱属于相反导电类型。
11.权利要求9的ESD保护电路，其中第二SCR电路还包括：
第三双极晶体管，其具有连接到焊垫的发射极，具有连接到第二触发输入的基极，第二触发输入进一步通过第三阱电阻连接到RC电源箝位电路的正电源端，和具有通过第四阱电阻连接到接地电源端的集电极；和
第四双极晶体管，其具有连接到第三双极晶体管的基极和触发输入的集电极，连接到第三双极晶体管的集电极的基极和连接到接地电源端的发射极；
其中第三和第四阱属于相反导电类型。
12.权利要求9的ESD保护电路，其中第一和第四阱属于相同导电类型且第二和第三阱属于相同导电类型。
13.权利要求12的ESD保护电路，其中第一和第四阱属于p导电类型且第二和第三阱属于n导电类型。
14.权利要求9的ESD保护电路，其中在ESD事件期间，RC电源箝位电路工作，以注入电流到在第一和第二SCR电路的相应电路中构成垂直BJT的一部分的阱内。
15.权利要求14的ESD保护电路，其中注入电流足够触发SCR电路中的相应电路。
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