KR100652314B1 - 정전기 보호 회로 - Google Patents

Abstract

본 발명은 게이트 전극이 접지된 다수의 GGNMOS로 구성된 정전기 보호 회로에 관한 것으로, 이를 위하여 본 발명은, 정전기 보호 회로에서 GGNMOS 트랜지스터의 각각의 드레인은 입출력 패드에 연결되어 있으며, GGNMOS 트랜지스터의 각각의 소스는 각각의 게이트와 함께 접지단에 연결되어 있는 종래 방법과는 달리, 게이트가 접지된 다수의 GGNMOS로 구성된 정전기 보호 회로에서 다수의 GGNMOS의 각각의 드레인은 입출력 패드에 연결되어 있고, 다수의 GGNMOS의 각각의 소스는 접지단과 뒷 단의 각각의 게이트에 연결되어 있으며, 다수의 GGNMOS의 각각의 게이트는 앞 단의 각각의 소스와 접지단에 연결되어 있는 것을 특징으로 하는 정전기 보호 회로를 구현함으로써, 정전기 보호 회로를 통해 전전기 보호 기능의 동작 능률을 향상시킬 수 있는 것이다.

정전 방전(ESD : Electro Static Discharge) 현상, GGNMOS(Gronunded Gate NMOS), 정전기 보호 회로

Description

정전기 보호 회로{ESD PROTECTION CIRCUIT}

도 1은 종래에 일반적인 GGNMOS 정전기 보호 회로를 나타낸 도면,

도 2는 본 발명의 일 실시 예에 따라 게이트가 접지된 GGNMOS를 이용하여 구성되는 정전기 보호 회로를 나타낸 도면.

본 발명은 정전기 보호 회로에 관한 것으로, 더욱 상세하게는 게이트가 접지된 GGNMOS를 이용하여 정전기 보호 기능을 원활하게 수행하는데 적합한 정정기 보호 회로에 관한 것이다.

잘 알려진 바와 같이, 반도체 장치의 정전 방전(ESD : Electro Static Discharge) 현상은 공기 등에 의해 외부 물체와 절연된 상태에서 사람, 장비 등을 통해 반도체 장치의 입력 핀 또는 출력 핀을 통해 직접적으로 또는 전계에 의해 전하가 반도체 장치에 축적된다. 이렇게 축적된 전하를 포함된 반도체 장치가 회로 기판 등에 장착되거나 혹은 외부 물체와 접촉할 때 발생한다.

이러한 정전 방전 현상은 외부 물체의 전위가 반도체 칩의 전위보다 높은 경우 또는 외부 물체의 전위가 반도체 칩의 전위보다 낮은 경우에서 발생하는데, 전 자의 경우 정전 방전에 의한 전류는 외부 물체로부터 반도체 칩으로 흐르고, 후자의 경우에는 정전 방전에 의한 전류가 반도체 칩에서 외부 물체로 흐르게 된다. 통상 전자의 경우가 반도체 칩 내의 호로 소자들을 크게 열화시키기 때문에 반도체 장치의 정전기 보호 회로는 축적된 전하를 안정적으로 방전될 수 있도록 하는데 그 목적이 있다.

이에 따라, 반도체 소자의 주변 영역에 정전기로부터 반도체 소자를 보호하기 위한 정전기 보호 회로가 포함되어 있어야 하며, 이러한 정전기 보호 회로는 반도체 메모리 소자와 같은 반도체 장치의 설계 시, 정전기에 의한 제품 파괴 또는 제품의 열화를 방지하기 위해 칩 내부 회로와 외부 입/출력 핀이 연결되는 패드 사이에 형성됨이 일반적이다.

종래에 정전기 보호 소자가 BJT(Bipolar Junction Transistor) 또는 다이오드로 구성되었으나, 최근에는 게이트가 접지된 NMOS(GGNMOS : Gronunded Gate NMOS)로 구성되고 있다.

이러한 GGNMOS 트랜지스터는 게이트가 접지된 트랜지스터로서, 브레이크 다운(break down) 현상에 의해 내부 npn 구조가 BJT처럼 동작하여 대량의 전류가 흐르도록 만들어진 소자이다. 즉, GGNMOS 트랜지스터의 드레인(drain)은 입출력 패드에 연결되어 있으며, GGNMOS 트랜지스터의 소스(source)는 게이트(gate)와 함께 접지단에 연결되어 있다. 이와 같은 상태에서 입출력 패드를 통해 대량의 전류가 드레인에 인가되면, 드레인의 접합이 파괴되는 현상이 시작되고, 이러한 접합 파괴 후에 드레인으로 들어온 전류는 기판 쪽으로 흘러 들어가 소스 영역으로 빠지게 된 다. 이때, 기판으로 들어온 전류가 커지면 기판 자체의 저항으로 인해 전압차가 발생하며, GGNMOS 트랜지스터의 내부 npn 구조가 BJT처럼 동작하여 대량의 전류가 소스를 통해 접지단으로 방전된다.

이 때, 정전기 보호 회로의 소스는 바이폴라 트랜지스터의 에미터(emmitter)에 해당하며, 기판이 베이스(base)에 해당하며, 드레인이 콜렉터(collector)에 해당한다.

또한, NMOS 소자의 경우, n 채널 LDD 구조를 채용하고 있으며, PMOS 소자의 경우엔 p 채널 LDD 구조를 채용하고 있다. 또한, 정전기 보호 회로 역시 NMOS 소자를 사용하는 경우 n 채널 LDD 구조가 채용된 소자를 사용한다. 여기에서 정전기 보호 회로로 사용된 NMOS 소자의 경우, 드레인은 패드에 연결되어 있으며, 소스는 접지단에 연결되어 있다. 일 예로서, 도 1은 종래에 일반적인 GGNMOS 정전기 보호 회로를 나타낸 도면으로, 이러한 정전기 보호 회로는 GGNMOS단에 통상 8 - 10개의 GGNMOS로 구성되어 있다.

하지만, 종래 방법에 따른 정전기 보호 회로의 면역 레벨(immunity level)은 8 - 10개의 GGNMOS가 모두 동작한다는 전제 하에 구성하는데, 레이아웃(layout) 등에 따라 구성된 GGNMOS가 전부 동작하지 못하고, 낮은 정전기 면역 레벨에서 오류가 나는 문제점이 있었다.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 게이트가 접지된 다수의 GGNMOS로 구성되고, 각각의 게이트를 앞 단의 소스에 연결하 여 정전기 보호 기능을 원활하게 수행할 수 있는 정전기 보호 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 게이트가 접지된 다수의 GGNMOS로 구성된 정전기 보호 회로로서, 상기 다수의 GGNMOS의 각각의 드레인은 입출력 패드에 연결되어 있고, 상기 다수의 GGNMOS의 각각의 소스는 접지단과 뒷 단의 각각의 게이트에 연결되어 있으며, 상기 다수의 GGNMOS의 각각의 게이트는 앞 단의 각각의 소스와 접지단에 연결되어 있는 것을 특징으로 하는 정전기 보호 회로를 제공한다.

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.

본 발명의 핵심 기술요지는, 게이트가 접지된 다수의 GGNMOS로 구성된 정전기 보호 회로에서 다수의 GGNMOS의 각각의 드레인은 입출력 패드에 연결되어 있고, 다수의 GGNMOS의 각각의 소스는 접지단과 뒷 단의 각각의 게이트에 연결되어 있으며, 다수의 GGNMOS의 각각의 게이트는 앞 단의 각각의 소스와 접지단에 연결되어 있는 것을 특징으로 하는 정전기 보호 회로를 구현한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.

도 2는 본 발명의 일 실시 예에 따라 게이트가 접지된 GGNMOS를 이용하여 구 성되는 정전기 보호 회로로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 정전기 보호 회로에 대해 설명한다.

도 2를 참조하면, 본 발명에 따른 정전기 보호 회로는 게이트가 접지된 NMOS(GGNMOS : Gronunded Gate NMOS)로 구성되는데, 이러한 GGNMOS 트랜지스터는 게이트가 접지된 트랜지스터로서, 브레이크 다운(break down) 현상에 의해 내부 npn 구조가 BJT처럼 동작하여 대량의 전류가 흐르도록 만들어진 소자이다.

그리고, 본 발명에 따른 정전기 보호 회로는 다수의, 예를 들어 8 - 10개의GGNMOS 트랜지스터의 각각의 드레인(drain)은 입출력 패드에 연결되어 있으며, GGNMOS 트랜지스터의 각각의 소스(source)는 접지단에 연결되어 있고, GGNMOS 트랜지스터의 각각의 게이트(gate)는 앞 단의 GGNMOS 트랜지스터의 각각의 소스에 연결되어 있다.

이에 따라, 본 발명에 따른 정전기 보호 회로는 다수의 GGNMOS 트랜지스터 중 어느 하나의 GGNMOS 트랜지스터라도 동작하게 될 경우 각각의 소스와 GND(접지단) 사이의 메탈 라인(Metal Line) 저항에 의해 약간의 전위차가 발생하게 되는데, 이 전위차는 뒷 단에 연결된 게이트에 전달되어 뒷 단의 GGNMOS는 보다 쉽게 정전기 보호 기능을 수행할 수 있다. 이러한 과정이 각각의 GGNMOS에 적용되어 최종적으로는 GGNMOS 전체가 동작하게 한다.

따라서, 게이트가 접지된 다수의 GGNMOS로 구성된 정전기 보호 회로에서 각각의 드레인은 입출력 패드에 연결하고, 각각의 소스는 접지단에 연결하며, 각각의 게이트는 앞 단의 각각의 소스에 연결되어 GGNMOS를 이용하여 보다 쉽게 정전기 보 호 기능을 수행할 수 있다.

이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.

이상 설명한 바와 같이 본 발명은, 정전기 보호 회로에서 GGNMOS 트랜지스터의 각각의 드레인은 입출력 패드에 연결되어 있으며, GGNMOS 트랜지스터의 각각의 소스는 각각의 게이트와 함께 접지단에 연결되어 있는 종래 방법과는 달리, 게이트가 접지된 다수의 GGNMOS로 구성된 정전기 보호 회로에서 다수의 GGNMOS의 각각의 드레인은 입출력 패드에 연결되어 있고, 다수의 GGNMOS의 각각의 소스는 접지단과 뒷 단의 각각의 게이트에 연결되어 있으며, 다수의 GGNMOS의 각각의 게이트는 앞 단의 각각의 소스와 접지단에 연결되어 있는 것을 특징으로 하는 정전기 보호 회로를 구현함으로써, 정전기 보호 회로를 통해 전전기 보호 기능의 동작 능률을 향상시킬 수 있다.

Claims (3)

1. 게이트가 접지된 다수의 GGNMOS로 구성된 정전기 보호 회로로서,

   상기 다수의 GGNMOS의 각각의 드레인은 입출력 패드에 연결되어 있고, 상기 다수의 GGNMOS의 각각의 소스는 접지단과 뒷 단의 각각의 게이트에 연결되어 있으며, 상기 다수의 GGNMOS의 각각의 게이트는 앞 단의 각각의 소스와 접지단에 연결되어 있는 것을 특징으로 하는 정전기 보호 회로.
2. 제 1 항에 있어서,

   상기 정전기 보호 회로는, 상기 다수의 GGNMOS 트랜지스터 중 어느 하나의 GGNMOS 트랜지스터라도 동작하게 될 경우 각각의 소스와 접지단 사이의 메탈 라인(Metal Line) 저항에 의해 약간의 전위차가 발생하는 것을 특징으로 하는 정전기 보호 회로.
3. 제 2 항에 있어서,

   상기 전위차는, 뒷 단의 게이트에 전달되어 해당 GGNMOS을 통해 정전기 보호 기능을 수행하도록 하는 것을 특징으로 하는 것을 특징으로 하는 정전기 보호 회로

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