CN100468724C - 静电保护电路及使用它的半导体集成电路器件 - Google Patents
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- 230000001681 protective effect Effects 0.000 title claims description 34
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 8
- 239000010408 film Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000003827 upregulation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
本发明揭示一种静电保护电路及使用静电保护电路的半导体集成电路器件，包含第1节点(15)；与前述第1节点15电气隔离的第2节点(13)；在供给触发信号时形成从前述第1节点至第2节点的放电路径的ESD保护电路(20)；以及具有MOS元件(17)、在该MOS元件导通时对前述ESD保护电路供给触发信号的触发电路(19)，前述MOS元件(17)包含在前述第1与第2节点之间连接的被保护电路内，源极或漏极的一方与前述第1节点连接，在没有加上ESD电压的通常动作时，起到作为前述被保护电路的一部分的功能，同时在对前述第1节点加上ESD电压时，漏极与源极间导通。
Description
相关申请的交叉参考
本申请是以在先的2004年5月25日提交的日本专利申请NO2004—155051的优先权为基准并要求享受该优先权的利益，这篇在先申请的全部内容作为参考包含在本申请中。
技术领域
本发明涉及静电保护电路及使用该静电保护电路的半导体集成电路器件。
背景技术
随着半导体集成电路器件的接口的高速化，在半导体集成电路的内部电路与输入输出端子之间连接的输入输出缓冲电路中也越来越要求高速化。通常，特别要求内部电路的逻辑电路部分适应高速化，为此作为其构成元器件，就采用形成很薄的栅极绝缘膜的薄膜晶体管。另外，输入输出缓冲电路虽然用形成较厚的栅极绝缘膜的厚膜晶体管构成，但也有的情况下，为了适应高速化，该输入输出缓冲电路也必须用薄膜晶体管构成。
例如如图7所示，在电压分别为VDD和VSS的电源端74和75之间，连接由一对薄膜PMOS元件71及NMOS元件72构成的输出缓冲电路76。该输出缓冲电路76的输出与I/O端73连接。与该输出缓冲电路76并联设置由PMOS元件77及NMOS元件78构成的ESD(electrostatic discharge，静电放电)保护电路79。在这种情况下，构成保护电路79的NMOS元件78的栅极与电源连接，使得不因I/O端73上所加的输出信号而导通，通常动作时设定为截止。
在该状态下，在对I/O端73加上ESD电压时，如果输出缓冲电路76的薄膜晶体管71及72的栅极处于浮空状态，则该输出缓冲电路76先成为导通状态。其结果，由于从构成输出缓冲电路76的NMOS元件72至VSS端75有大的ESD浪涌电流流过，因此在ESD保护电路79进行保护动作之后，该NMOS元件72就已损坏。
另外，ESD保护电路79为了增大该放电路径的电流容量，必须增大尺寸，但一般大尺寸的MOS元件的寄生电容大，该结构与高速化是背道而驰的。因此，作为ESD保护电路，变形如图8所示，采用低寄生电容、高放电能力的SCR(可控硅整流器)那样的保护元件81，以代替使用MOS元件。在该图8的电路中，在VDD端74与I/O端73之间利用二极管82隔离，在I/O端73与VSS端75之间利用二极管83隔离。
在将由该SCR构成的保护元件81用作为ESD保护电路时，该SCR触发电压也必须设定为低于缓冲电路76的NMOS元件72的触发电压，但由于图7及图8那样的缓冲电路及内部电路的栅极一般在加上ESD时接近于电位不定的浮空状态，因此难以预测触发电压。例如不可能对所有情况正确设定MOS元件72的触发电压。因此，也难以设定保护元件81一侧的触发电压。
作为采用由该SCR构成的SED保护电路的以往技术，有例如特开平8-293583号公报所述的技术。在该公报所述的技术中，为了保护输入输出缓冲器，虽然采用SCR，但由于与输入输出缓冲器分别形成触发该SCR用的SCR触发专用电路，因此结构复杂，同时在加上ESD电压时，有可能在SCR触发专用电路动作前应该保护的缓冲电路先动作，因ESD而产生的大电流流过缓冲电路而损坏。
发明内容
根据本发明的一实施形态，构成一种静电保护电路，该静电保护电路包含第1节点；与前述第1节点电气隔离的第2节点；具有触发端、并在对该触发端供给触发信号时形成从前述第1节点至第2节点的放电路径的ESD保护电路；以及具有第1MOS元件、在该第1MOS元件导通时对前述ESD保护电路的触发端供给触发信号的触发电路，前述第1MOS元件包含在前述第1与第2节点之间连接的被保护电路内，源极或漏极的一方与前述第1节点连接，在不加上ESD电压的通常动作时，起到作为前述被保护电路的一部分的功能，同时在对前述第1节点加上通常动作时所加的规定值以上的电压时，漏极与源极之间导通。
附图说明
图1所示为本发明一实施形态的电路构成方框图。
图2所示为作为图1所示实施形态中的ESD保护电路是采用SCR电路时的电路构成的电路图。
图3所示为图2所示实施形态的变形例的电路图。
图4所示为本发明其它实施形态的构成方框图。
图5所示为本发明另外的其它实施形态的构成方框图。
图6所示为本发明另外的其它实施形态的构成方框图。
图7所示为以往的静电保护电路一个例子的构成电路图。
图8所示为以往的静电保护电路其它例子的构成电路图。
具体实施方式
以下参照附图详细说明本发明的各实施形态。
[第1实施形态]
图1为简要说明半导体集成电路器件的数据输出单元采用本发明的第1实施形态的整体构成方框图。在图1中，半导体集成电路器件的内部电路11与VDD端12及VSS端13连接，得到供电。内部电路11的数据输出通过输出缓冲电路14在数据输出端15输出。
该输出缓冲电路14由源极与VDD端12连接的PMOS元件16、以及漏极与该PMOS元件16的漏极连接的NMOS元件17构成，各自的栅极与内部电路11的数据输出单元连接。NMOS元件17的源极通过NMOS元件18与VSS端13连接，同时通过作为触发电路动作的PMOS元件19与ESD保护电路20的触发端连接。PMOS元件19的栅极与VDD端12连接。在输出端15与VSS端13之间连接。ESD保护电路20的ESD浪涌电流的放电路径。
在图1的电路中，在数据输出端15没有加上ESD电压的通常的(动作)状态下，由于对PMOS元件19的栅极从VDD端12加上电源电压，因此该PMOS元件19保持截止状态，ESD保护电路20固定在不动作状态。
在该状态下，假设例如相对于接地端13有数千伏的正ESD电压加在数据输出端15上。该ESD电压加在ESD保护电路20的浪涌输入端，同时从输出缓冲电路14的输出节点加在PMOS元件16的漏极及NMOS元件17的漏极上。
这里，若NMOS元件17是在P型阱内形成成为源极及漏极的N型扩散层的元件，则在内部形成寄生NPN双极型晶体管。因而，若对NMOS元件17的漏极加上正ESD电压，则在N型漏极与P型阱之间的NP结处反向加上大电压。该结果，在该NP结处产生由于雪崩效应导致的击穿电流。以下将该现象称为急速恢复动作。
另外，由于在P型阱与N型源极之间形成正向的PN结，因此结果因前述急速恢复动作而使寄生NPN双极型晶体管导通，初始电流流入与PMOS元件19的连接节点VO，该节点VO的电位急剧上升。其结果，PMOS元件19的栅极与源极间的电压Vgs与其阈值Vth形成Vgs>Vth的关系，PMOS元件19变成导通。随着构成触发电路的PMOS元件19导通，在ESD保护电路20的触发端流远触发电流，结果ESD保护电路20导通。通过这样，加在数据输出端15上的ESD浪涌电压而产生的电流通过ESD保护电路20的放电路径而放电，防止输出缓冲电路14损坏。
这样，根据本实施形态，作为要利用ESD保护电路保护的被保护电路，除了内部电路11以外，还包含连接在电源端12与13之间的MOS元件16～18及MOS元件19，在没有加上ESD电压时，这些MOS元件16～18与内部电路11一起起到作为被保护电路的一部分的功能，在加上ESD电压时，主要是MOS元件17及19作为触发信号发生用的触发电路动作。
[第2实施形态]
图2所示为作为图1所示的ESD保护电路20是采用SCR电路的实施形态的构成方框图，与图1对应的部分附加同一参照标号，并省略其说明。在图2中，SCR电路20A利用两个双极型晶体管21及22构成，一个晶体管21的发射极通过反向二极管27与数据输出端15连接，集成极与PMOS晶体管19的漏极连接，同时通过电阻23与VSS端13连接。这里，二极管27可以由几级连接，另外也可以省略。另一个晶体管22的集电极与晶体管21的基极连接，基极与触发电路的PMOS晶体管19和电阻23的连接点连接，发射极与VSS端13连接。另外，在图1中虽未图示，但在图2中，在数据输出端15与VDD端12之间连接相对于电源电压VDD是反向的二极管24，在数据输出端15与VSS端13之间连接相对于接地电位是反向的二极管25。
在图2的电路中，若对数据输出端15加上ESD浪涌电压，则与图1相同，缓冲电路14内的NMOS元件17引起急速恢复动作，其寄生NPN双极型晶体管导通，初始电流流入节点VO。通过这样，节点VO的电位非常高，构成触发电路的PMOS元件19导通，触发电流作为NPN双极型晶体管22的基极电流流过。其结果，双极型晶体管22的基极-发射极间电压上升，该晶体管22导通，PNP双极型晶体管21的基极电位降低至近似接地电位。其结果，由于晶体管21导通，因此SCR电路20A导通，加在端子15上的ESD浪涌电流通过用SCR电路20A形成的放电路径迅速放电。这样一来，能够防止起到作为被保护电路的一部分的功能的构成数据输出缓冲电路14的MOS元件17因从外部加上的ESD浪涌电压而损坏的情况。
若图2那样构成，则由于SCR电路20A是利用双极型晶体管构成，因此SCR电路20A的寄生电容量低，不妨碍电路的高速动作。另外，由于SCR电路20A的触发动作是由缓冲电路14本身来控制及设定，因此电路设计极容易。
[变形实施形态]
图3所示为使用电阻元件18R以代替图2的实施形态中的MOS元件18的变形例。其它部分与图2相同，附加相同的参照标号，并省略说明。在图1及图2的实施形态中，在通常的动作状态下，对该MOS元件18是进行这样的逻辑控制，使它利用由内部电路11供给其栅极的栅极信号始终处于截止状态，但在图3的变形例中不需要这样的逻辑控制动作。在图3的情况下，在因对数据输出端15加上ESD浪涌电压而使节点VO的电位上升之后，通过电阻元件18R，该电位虽慢慢降低，但只要是从节点VO的电位上升到随着PMOS元件19导通而SCR电路20A导通为止的短暂时间内，保持该节点电位VO在规定值以上，而且对于缓冲电路14在通常动作时的能力没有影响，则选择这样的电阻值也可。
在这些图2及图3的实施形态中也与图1相同，MOS元件16、17、18及电阻18R在没有加上ESD电压时，起到作为被保护电路的一部分的功能，若加上ESD电压，则作为触发电路动作。
[第3实施形态]
图4为本发明另外的其它实施形态的方框图。在图1至图3的实施形态或变形实施形态中，是在数据输出端15与VSS端13之间插入ESD保护电路20或SCR电路20A，将ESD浪涌电流向VSS端13放电而构成的。在图4的实施形态中，具有在数据输出端15与VSS端13之间插入ESD保护电路20、同时还在数据输出端15与VDD端12之间插入另外的ESD保护电路30的结构。
因而，将ESD保护电路20的触发电路31与输出缓冲电路14的NMOS元件17和NMOS元件18的连接节点VOL连接，同时将ESD保护电路30的触发电路32与输出缓冲电路14的PMOS元件16和PMOS元件33的连接节点VOH连接。该PMOS元件33的源极与VDD12连接。另外，触发电路31例如用PMOS元件形成，作为该触发电路的控制端的栅极与图1的实施形态1相同，与VDD端12连接，平时设定为截止。同样，触发电路32用NMOS元件形成，作为该触发电路的控制端的栅极与VSS端13连接，平时设定为截止。
与图1至图3的实施形态相同，在图4中没有加上ESD电压时，MOS元件16、17、18及33起到作为包含内部电路11的被保护电路的一部分的功能。
在图4的保护电路中，假设将VSS13接地，对数据输出端15加上ESD浪涌电压。在该ESD浪涌电压是正的高电压时，与图1的实施形态相同，由该ESD浪涌电压产生的浪涌电流通过ESD保护电路20向VSS端13放电。
另外，在该ESD浪涌电压将输出端15作为接地、加在VDD端12上时，首先PMOS元件33的P型源极与N型阱之间形成正向的PN结。另外，由于在该N型阱与P型源极之间是反向的NP结，因此在该部分产生雪崩击穿，在该PMOS元件33中产生急速恢复动作，内部的寄生PNP双极型晶体管导通。其结果，构成触发电路32的PNOS元件导通，对ESD保护电路30进行触发。通过这样，ESD浪涌电流从VDD端12向数据输出端15放电。在图1、2及3中PMOS元件19的栅极与VDD端12连接。但是，电路结构不限于此，PMOS元件的栅极也可以与例如VDD端12以外的电源端连接。总之，PMOS元件19的栅极在通常动作时被高电平控制。
[第4实施形态]
图5所示为本发明另外的其它实施形态的电路结构。该实施形态具有进一步改进图4所示的实施形态的结构，在数据输出端15与VSS端13之间连接与图3的实施形态相同结构的SCR电路20A作为图4的ESD保护电路20，在VDD端12与数据输出端15之间连接与SCR电路20A相同结构的SCR电路20B作为图4的ESD保护电路30。再在VDD端12与VSS端13之间连接SCR电路20C作为第3ESD保护电路。构成对这些SCR电路20A、20B、20C分别供给触发信号用的触发电路的PMOS元件19A、19B、19C连接在节点VOL、VOH与各触发信号输入端即PNP双极型晶体管22A、22B、22C的基极之间，在通常动作时其栅极电压利用例如来自内部电路11的高电平控制信号来控制，使其处于截止状态。
以下说明图5的实施形态的动作。在将VSS端13作为接地、对数据输出端15供给正的ESD浪涌电压时，在NMOS元件17中产生急速恢复动作，PMOS元件19A导通，对SCR电路20A供给触发信号，端子15的ESD浪涌电压向VSS端13迅速放电。
在将输出端15作为接地、对VDD端12供给正的ESD浪涌电压时，在PMOS元件33中产生急速恢复动作，PMOS元件19B导通，对SCR电路20B供给触发信号，端子12的ESD浪涌电压向VSS端13迅速放电。
另外，在对VDD端12供给员的ESD电压时，就通过二极管26从VSS端13向VDD端12进行ESD放电。
这样，MOS元件17、18、33在没有加上ESD电压时，起到作为包含内部电路11的被保护电路的一部分的功能，若加上ESD电压，则起到作为对SCR电路供给触发信号的电路的一部分的功能。
[第5实施形态]
图6所示为本发明另外的其它实施形态的构成方框图。图6的ESD保护电路50例如可以采用图2的实施形态所用的SCR电路20A。
在图6的实施形态中，例如采用在正的规定电位VDD的电源端100与接地的电位VSS的接地端200之间并联连接ESD保护电路50与被保护电路51的结构。在被保护电路51内形成没有加上ESD电压时起到作为被保护电路51的一部分的功能的MOS电路，这在图中未图示。该MOS电路这样构成，使得对电源端100加上ESD电压时，利用该ESD电压而导通，流过规定值的电流。若该电流流过，则该电流作为触发电流供给ESD保护电路50，ESD保护电路50导通，能够将ESD电压从电源端100向VSS端200迅速放电，能够预先防止被保护电路51因ESD电压而受到损坏。
这样一来，被保护电路51内包含的MOS电路在加上ESD电压时作为触发电流生成电路而动作，能够利用电路结构简单、低寄生电容量而且具有ESD强保护能力的静电保护电路，预先有效地防止被保护电路51因ESD电压而受到损坏。
由以上的详细说明可以进一步理解本发明的其它应用范围。应该认识到本发明的较佳实施例的详细描述和具体例子仅用于说明，只要在本发明的精神和以后所述的权利要求范围内，本领域的技术人员当然可以对上述具体描述进行种种变化和修改。
Claims (20)
1.一种静电保护电路，其特征在于，包含
第1节点；
与所述第1节点电气隔离的第2节点；
具有触发端、并在对该触发端供给触发信号时形成从所述第1节点至第2节点的放电路径的ESD保护电路；以及
具有第1MOS元件、并在该第1MOS元件导通时对所述ESD保护电路的触发端供给触发信号的触发电路，
所述第1MOS元件包含在所述第1与第2节点之间连接的被保护电路内，源极或漏极的一方与所述第1节点连接，在不加上ESD电压的通常动作时，起到作为所述被保护电路的一部分的功能，同时在对所述第1节点加上通常动作时所加的规定值以上的ESD电压时，漏极与源极之间导通。
2.如权利要求1所述的静电保护电路，其特征在于，
所述ESD保护电路包含利用所述触发电路的触发信号导通而形成所述放电路径、使ESD浪涌电压放电的双极型晶体管。
3.如权利要求1所述的静电保护电路，其特征在于，
所述触发电路包含第2MOS元件，所述第2MOS元件在通常的动作状态下平时设定为截止，在对所述第1节点加上ESD浪涌电压时，所述第1MOS元件的源极或漏极的一方的电位上升，随着该电位上升，对所述ESD保护电路的触发端供给触发信号。
4.如权利要求2所述的静电保护电路，其特征在于，
所述触发电路包含第2MOS元件，所述第2MOS元件在通常的动作状态下平时设定为截止，在对所述第1节点加上ESD浪涌电压时，所述第1MOS元件的源极或漏极的一方的电位上升，随着该电位上升，对所述ESD保护电路的触发端供给触发信号。
5.如权利要求3所述的静电保护电路，其特征在于，
还包含连接在所述第1MOS元件的源极或漏极的另一方与所述第2节点之间、被逻辑控制的第3MOS元件。
6.如权利要求3所述的静电保护电路，其特征在于，
还包含连接在所述第1MOS元件的源极或漏极的另一方与所述第2节点之间的电阻元件。
7.一种半导体集成电路器件，其特征在于，包含
在供给规定电位的第1电源端与接地第2电源端之间连接的、并得到供电的内部电路；
数据输入输出端；
由所述内部电路进行逻辑控制、构成漏极或源极的一方与所述数据输入输出端连接的缓冲电路的第1MOS元件；
具有在所述数据输入输出端与所述第2电源端之间连接的放电路径和触发端的ESD保护电路；以及
在所述第1MOS元件的漏极或源极的另一方与触发端之间连接的触发电路，
其构成使得在没有加上ESD电压的通常动作时，所述第1MOS元件起到作为所述缓冲电路的功能，在加上ESD电压时，从该第1MOS元件通过触发电路向ESD保护电路流过触发电流。
8.如权利要求7所述的半导体集成电路器件，其特征在于，
对所述第1电源端加上正的电源电压，
所述第1MOS元件是NMOS元件，
所述缓冲电路包含在所述第1电源端与数据输入输出端之间连接的第1PMOS元件、以及在所述数据输入输出端与接地的第2电源端之间连接的所述NMOS元件与电阻元件的串联电路，
所述触发电路包含源极及漏极连接在所述NMOS元件的源极与所述触发端之间、栅极与所述第1电源端连接的第2PMOS元件，
在没有加上ESD电压的通常动作时，所述NMOS元件起到作为所述缓冲电路的一部分的功能，在加上ESD电压时，从该NMOS元件通过所述第2PMOS元件向ESD保护电路流过触发电流。
9.如权利要求8所述的半导体集成电路器件，其特征在于，
包含在所述第1电源端与数据输入输出端之间反向连接的第1二极管、以及在所述数据输入输出端与所述第2电源端之间反向连接的第2二极管。
10.如权利要求7所述的半导体集成电路器件，其特征在于，
对所述第1电源端加上正的电源电压，
所述第1MOS元件是第1NMOS元件，
所述缓冲电路包含在所述第1电源端与数据输入输出端之间连接的第1PMOS元件、以及在所述数据输入输出端与接地的第2电源端之间与所述第1NMOS元件串联连接的第2NMOS元件，
所述触发电路包含源极及漏极连接在所述第1NMOS元件的源极与所述触发端之间、栅极与所述第1电源连接的第2PMOS元件，
在没有加上ESD电压的通常动作时，所述第1NMOS元件起到作为所述缓冲电路的一部分的功能，在加上ESD电压时，从该第1NMOS元件通过所述第2PMOS元件向ESD保护电路流过触发电流。
11.如权利要求10所述的半导体集成电路器件，其特征在于，
所述ESD保护电路包含具有第1双极型晶体管及第2双极型晶体管的SCR电路，所述第1双极型晶体管具有与所述数据输入输出端连接的发射极、以及通过电阻元件与所述第2电源端连接的集电极，所述第2双极型晶体管的基极与所述电阻和集电极的连接点连接，集电极与所述第1双极型晶体管的基极连接，发射极接地，
所述触发电路的输出触发信号供给所述第2双极型晶体管的基极。
12.如权利要求11所述的半导体集成电路器件，其特征在于，
包含在所述第1电源端与数据输入输出端之间反向连接的第1二极管、以及在所述数据输入输出端与所述第1双极型晶体管的发射极之间反向连接的第2二极管。
13.如权利要求7所述的半导体集成电路器件，其特征在于，
所述ESD保护电路具有包含利用所述触发电路的输出触发信号而导通并使ESD浪涌电压放电的第1双极型晶体管的放电路径。
14.如权利要求7所述的半导体集成电路器件，其特征在于，
所述触发电路包含在通常状态下平时设定为截止、而在加上ESD浪涌电压时随着所述第1MOS元件的输出而对所述ESD保护电路的触发端供给触发信号的第2MOS元件。
15.如权利要求13所述的半导体集成电路器件，其特征在于，
所述触发电路包含在通常状态下平时设定为截止、而在加上ESD浪涌电压时随着所述第1MOS元件的输出而对所述ESD保护电路的触发端供给触发信号的第2MOS元件。
16.一种静电保护电路，其特征在于，包含
第1节点；
与所述第1节点电气隔离的第2节点；
与所述第1及第2节点电气隔离的第3节点；
具有在所述第1与第2节点之间连接的放电路径的第1ESD保护电路；
具有在所述第1与第3节点之间连接的放电路径的第2ESD保护电路；
具有在所述第2与第3节点之间连接的放电路径的第3ESD保护电路；
分别与所述第1、第2、第3ESD保护电路的触发端连接的第1、第2、第3触发电路；
第1及第2MOS元件，所述第1及第2MOS元件包含在与所述第1、第2、第3节点连接的被保护电路内，源极或漏极的一方与所述第1节点连接，源极或漏极的另一方与所述第1、第2触发电路公共连接，在对所述第1节点没有加上ESD电压的通常动作时，起到作为所述被保护电路的一部分的功能，同时在对所述第1节点加上ESD电压时，对所述第1、第2触发电路供给触发电流；以及
第3MOS元件，所述第3MOS元件包含在所述被保护电路内，源极或漏极的一方与所述第2节点连接，源极或漏极的另一方与所述第3触发电路连接，在对所述第2节点没有加上ESD电压的通常动作时，起到作为所述被保护电路的一部分的功能，同时在对所述第2节点加上ESD电压时，对所述第3触发电路供给触发电流。
17.如权利要求16所述的静电保护电路，其特征在于，
还包含分别在所述第1与第2节点之间、第1与第3节点之间、以及第2与第3节点之间反向连接的第1、第2、第3二极管。
18.一种半导体集成电路器件，其特征在于，包含
在第1与第2电源端之间连接的内部电路；
与该内部电路连接的数据输入输出端；
在所述第1电源端与数据输入输出端之间连接的第1ESD保护电路；以及
在所述第2电源端与数据输入输出端之间连接的第2ESD保护电路，
所述内部电路包含第1触发信号供给电路及第2触发信号供给电路，
所述第1触发信号供给电路包含在所述第1电源端与第1ESD保护电路之间连接的第1MOS元件，在没有加上ESD电压的通常动作时，起到作为所述内部电路的一部分的功能，在加上ESD电压时，对所述第1ESD保护电路供给触发信号，
所述第2触发信号供给电路包含在所述数据输入输出端与所述第2ESD保护电路之间连接的第2MOS元件，在没有加上ESD电压的通常动作时，起到作为所述内部电路的一部分的功能，在加上ESD电压时，对所述第2ESD保护电路供给触发信号。
19.如权利要求18所述的半导体集成电路器件，其特征在于，
所述第1触发信号供给电路在所述第1电源端为正常电压值时，设定为非动作状态，在对所述数据输入输出端加上ESD电压时，通过该电压值与ESD电压的相对电压值的大小关系反转，而设定为动作状态。
20.一种静电保护电路，其特征在于，包含
在规定电位的电源端与接地端之间连接的ESD保护电路；
在所述电源端与接地端之间连接的被保护电路；以及
具有MOS电路、并供给电流作为对所述ESD保护电路的触发信号的触发信号供给电路，
所述MOS电路包含在所述被保护电路内，漏极或源极的一方与所述电源端连接，在没有加上ESD电压时，起到作为所述被保护电路的一部分的功能，同时在对所述电源端加上ESD电压时导通，所述电流流过。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004155051A JP4515822B2 (ja) | 2004-05-25 | 2004-05-25 | 静電保護回路及びこれを用いた半導体集積回路装置 |
| JP2004155051 | 2004-05-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1702860A CN1702860A (zh) | 2005-11-30 |
| CN100468724C true CN100468724C (zh) | 2009-03-11 |
Family
ID=35424926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100746234A Expired - Fee Related CN100468724C (zh) | 2004-05-25 | 2005-05-25 | 静电保护电路及使用它的半导体集成电路器件 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US7256976B2 (zh) |
| JP (1) | JP4515822B2 (zh) |
| KR (1) | KR100697750B1 (zh) |
| CN (1) | CN100468724C (zh) |
| TW (1) | TWI251262B (zh) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4515822B2 (ja) | 2004-05-25 | 2010-08-04 | 株式会社東芝 | 静電保護回路及びこれを用いた半導体集積回路装置 |
| US7256975B2 (en) * | 2004-06-14 | 2007-08-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | ESD protection circuit and method |
| JP4010335B2 (ja) | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4010336B2 (ja) | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4186970B2 (ja) | 2005-06-30 | 2008-11-26 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4830371B2 (ja) | 2005-06-30 | 2011-12-07 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4151688B2 (ja) * | 2005-06-30 | 2008-09-17 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4586739B2 (ja) | 2006-02-10 | 2010-11-24 | セイコーエプソン株式会社 | 半導体集積回路及び電子機器 |
| JP2008010667A (ja) | 2006-06-29 | 2008-01-17 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2008130994A (ja) * | 2006-11-24 | 2008-06-05 | Toshiba Corp | 静電保護回路 |
| JP4303761B2 (ja) * | 2007-03-07 | 2009-07-29 | Ｎｅｃエレクトロニクス株式会社 | 半導体回路及びその動作方法 |
| KR100914680B1 (ko) * | 2007-10-16 | 2009-09-02 | 주식회사 에임즈 | 정전기 보호회로 |
| JP5232444B2 (ja) | 2007-11-12 | 2013-07-10 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
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| US11894674B2 (en) * | 2022-05-11 | 2024-02-06 | Vanguard International Semiconductor Corporation | Protection circuit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5610425A (en) | 1995-02-06 | 1997-03-11 | Motorola, Inc. | Input/output electrostatic discharge protection circuit for an integrated circuit |
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| EP1348236B1 (en) * | 2000-11-06 | 2007-08-15 | Sarnoff Corporation | Silicon controlled rectifier electrostatic discharge protection device with external on-chip triggering and compact internal dimensions for fast triggering |
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| KR100441116B1 (ko) * | 2001-07-21 | 2004-07-19 | 삼성전자주식회사 | 낮은 트리거 전압에서 동작 가능한 반도체-제어 정류기구조의 정전 방전 보호 회로 |
| JP3991772B2 (ja) * | 2001-09-06 | 2007-10-17 | 富士電機デバイステクノロジー株式会社 | 複合集積半導体装置 |
| JP4008744B2 (ja) | 2002-04-19 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
| JP3825785B2 (ja) | 2004-03-25 | 2006-09-27 | 株式会社東芝 | 半導体装置 |
| JP4515822B2 (ja) * | 2004-05-25 | 2010-08-04 | 株式会社東芝 | 静電保護回路及びこれを用いた半導体集積回路装置 |
-
2004
- 2004-05-25 JP JP2004155051A patent/JP4515822B2/ja not_active Expired - Fee Related
-
2005
- 2005-03-29 US US11/094,091 patent/US7256976B2/en not_active Expired - Fee Related
- 2005-05-18 TW TW094116055A patent/TWI251262B/zh not_active IP Right Cessation
- 2005-05-24 KR KR1020050043509A patent/KR100697750B1/ko not_active IP Right Cessation
- 2005-05-25 CN CNB2005100746234A patent/CN100468724C/zh not_active Expired - Fee Related
-
2007
- 2007-07-11 US US11/776,528 patent/US7457087B2/en not_active Expired - Fee Related
-
2008
- 2008-11-07 US US12/267,360 patent/US7688559B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20050264963A1 (en) | 2005-12-01 |
| TWI251262B (en) | 2006-03-11 |
| US7256976B2 (en) | 2007-08-14 |
| US20090067107A1 (en) | 2009-03-12 |
| KR20060046150A (ko) | 2006-05-17 |
| CN1702860A (zh) | 2005-11-30 |
| US7457087B2 (en) | 2008-11-25 |
| US20080013232A1 (en) | 2008-01-17 |
| JP4515822B2 (ja) | 2010-08-04 |
| JP2005340380A (ja) | 2005-12-08 |
| US7688559B2 (en) | 2010-03-30 |
| KR100697750B1 (ko) | 2007-03-22 |
| TW200539301A (en) | 2005-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090311 Termination date: 20170525 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |