TWI251262B - Electrostatic protection circuit and semiconductor integrated circuit using the same - Google Patents

Electrostatic protection circuit and semiconductor integrated circuit using the same Download PDF

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TWI251262B
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Description

125 1 26^79pif.doc 九、發明說明： 前後參照有關申請案 本專利申請案係基於從先前曰本專利申請案 ΝΟ·2004_155051主張優先權，日期為2〇〇4年5月25曰， 其全部内容併入本案參考。 【發明所屬之技術領域】 本發明係關於一種靜電保護電路以及使用此電路的半 導體積體電路裝置。 【先前技術】 隨伴於半導體積體電路之界面高速化，在 半導體積體電路之内部電路與輸入出端子間所接連的輸入 出緩衝電路(buffer circuit)也更加要求高速化。通常係，對 内部電路之邏輯電路部特別要求能對應於高速化，因此對 於其構成部件使用將閘極(gate)絕緣膜以較薄所形成之薄 膜電晶體。-方面，輸人出緩衝電路係雜已形成較厚閉 極絶緣膜之厚膜電晶體加⑽成，為能對應於高速化此輸 入出緩衝電路也有不得不以薄膜電晶體加以構成之場合。 例如，如圖7所示，在電壓各為VDD、vss之電^端 子74、75間接連以一對薄膜之PM〇s元件71、元 件W所構成之輸出緩衝電路76。此輸出緩衝電路％之輸 出係接連於I/O端子73。與此輸出緩衝電路％以並浐= 由PMOS元件77、NMQS元件8所構成之靜電^ ESD(electrostatic discharge)保護電路 79。此種場人 保護電路79之NMOS元件78為不由施加於1/〇口端子Ί 6 I251262979Pif.doc 之輪出信號加以導通起見，其閘極係接連於電源，在通常 動作時係設定為斷開㈣。以此狀態在1/〇端子73施加 ESD兒壓牯，若輸出缓衝電路％之薄膜電晶體η、乃之 ^極成為浮動(floating)狀態時，此輸出緩衝電路％先成為 導通(on)狀悲。此結果，從構成輸出緩衝電路％之 几件72向VSS端子75流通大ESD放電電流之關係，在 ESD保護電路75進行保護動作之前此NM〇s元件72被破 壞。 ❿ 又，ESD保護電路79係為使其放f路之電流容量變 大起見其尺寸雖不得不變大，一般上大尺寸之M〇s元件 係寄生電容(parasite capacitance)大，成為反高速化之構 成。因此，對於ESD保護電路係，如圖8所示，替代使用 MOS元件不得不使用如以低寄生電容有高放電能力之矽 控整流斋 SCR(silicon controlled rectifier)的保護元件 8i。 在此圖8之電路係，VDD端子74與1/〇端子73之間以二 極管(diode)82加以分離，I/O端子73與VSS端子75之間 • 由二極管83加以分離。 雖然使用以此SCR所構成之保護元件81做為ESD保 護電路的場合，也需要將此SCR之觸發電壓(trigger v〇kage) 設定比缓衝電路76之NMOS元件72的觸發電壓為低，如 圖7、圖8之緩衝電路或内部電路之閘極係在一般施加esd 時，在近於不能決定電位之浮動狀態的關係難加預測觸發 電壓。例如將MOS元件72之觸發電壓無論任何場合加以 正確設定為不可能。因此，保護元件81側之觸發電壓的設 7 ^if.doc 定也為困難。 對於使用以此SCR所構成# 術係例如有日本專利制平 路的習知技 此公報所記載之技術為保護輸報所記載者。在 加以形成之關係構成結構 路加以動作之前被保護之緩衝電 【發明内容】 、仏心路有被破壞之虞。 一〜=據，Γ之1施例時’―種靜電保護電路包括第 =』、弟二㈣、ESD保護電路、第_ M〇 ，加以構成。其中上述第二節點係與上述第一節點： =上加以分離。ESD保護電路係具有觸發端子，在此觸 h子供給觸發錢時加以形成從第—節點至第二節點之 ，電路。第-MOS元件係包含於接連在上述第一、第二 節點間之被保護電路内，在上述第—節點接連源& (source)、汲極(drain)之一方’在未施加esd電壓之通常動 =時以上述被保護電路之一部份加以機能的同時，在上述 第一節點施加比通常動作時所施加之所定值以上之電壓時 源極、汲極間加以導通。觸發電路係在此第一 M〇s元件 導通時將觸發信號供給於上述ESD保護電路之觸發端子。 為讓本發明之上述原理和其他目的、特徵和優點能更 明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳 細說明如下。 8 1251262 79pif.doc 【實施方式】 以下，參照圖岐此發明之各實施例加㈣細說明。 <第一實施例> 圖1係使此發明適用於半導體積體電路裝置之資料輸 出4的第一貫施例之全體構成加以概略說明的方塊圖。在
圖1，半導體集體電路裝置之内部電路n係接連於VDD 而子12 VSS 子13加以激勵(energize)。内部電路11 之貧料輸出係經由輪出緩衝電路14輸出於資料輸出端子 15 〇 此輸出缓衝電路14係，由源極(s〇urce)接連於VDD端 子12之PMOS元件16與，汲極(drain)接連於此pM0S元 件16之汲極的NMOS元件17所構成，各閘極(gate)係接 連於内部電路11之資料輸出部aNM〇s元件17之源極係 經由NMOS元件18接連於Vss端子13的同時，經由做 為觸發電路加以動作之PMOS元件19接連於ESD保護電 路20之觸發端子。pM〇s元件19之閘極係接連於 端子12 4SD保護電路2G之⑽放電電流的放電路係接 連於輸出端子15與VSS端子π之間。 在圖1之電路，在資料輸出端子15未施加ESD電壓 之通$ (動作)狀態在PMOS元件19之閘極從VDD端子12 施亡電源電壓之難此PMQS元件B係保持於斷開(。均 狀恶，ESD保護電路20係加以固定於不動作狀態。 以此狀態，例如對於接地端子13加以施加數千伏特 (volt)之正ESD電壓於資料輸出端子15時。此esd電壓係 9 125 1262979pif.doc 施加於ESD保護電路20之電湧(surge)輸入端的同時，從 輸出緩衝電路14之輸出節點(n〇de)施加於PMOS元件16 之汲極及NMOS元件17之汲極。 在此’ NMOS元件17係例如在p型井(well)内形成成 為源極、汲極之N型擴散層時，寄生NPN雙極型電晶體 (bipolar transistor)係加以形成於内部。因此，在NM〇s元 件17施加正ESD電壓時，N型汲極與p井之間的NP接 合部成為施加逆方向之大電壓。此結果，在此NP接合部
由雪崩效應(avalanch effect)產生擊穿(breakdown)電流。將 此現象在以下稱為急變返回(snap-back)動作。 一方面，P井與N型源極之間係形成順向PN接合的 關係，其結果由上述急變返回動作寄生NPN雙極型電晶體 導通，初期電流流入於與PM0S元件19之結合節點v〇， 此節點vo之電位以急激上昇。此結果，PM〇s元件19之 閘極、源極間的電壓VgS與其閾值，成為Vgs>Vth之 關係，PMOS兀件I9成為導通㈣。隨伴於構成觸發電路 之PMOS元件I9之導通，在ESD保護電路％之觸發端 子流it觸發電流’此、纟t果，ESD倾電路2G加以導通。 藉此’由施加於資料輪出端子15之ESD 電壓
通過ESD保護電路20夕说I ,、，‘A 川之放電路加以放電，以防止輸出緩 衝電路14之破壞。 $ 以如此’依知、此貫施例時，由咖保護電路所應加 護之被保護電路u以外，包含接連於電源端子12、^ 之MOS兀件I6〜IS及咖元件w，在未施加㈣電壓 125 126l2>79pif.doc 時此等MOS元件16〜18係以與内部電路11 一起以被保護 電路之一部分加以機能，在ESD電壓施加時係主要以M〇s 元件17、19為觸發信號產生用之觸發電路加以動作。 <第二實施例> SCR電路之貫施例的構成結構之方塊圖’與圖1之對應部
分係附同一參照號碼其說明從略。在圖2，SCR電路20A 係由兩個雙極型電晶體21、22加以構成，一方之電晶體
21之射極(emitter)係以經由逆向之二極管27接連於資料輸 出端子15，集極(collector)係接連於PMOS電晶體19之沒 極同時經由電阻23接連於VSS端子13，在此，二極管27 係也可以複數段加以接連，又也可加以省略。他方電晶體 22之集極係接連於電晶體21之基極(base)，基極係接連於 觸發電路之PMOS電晶體19與電阻23之接連點，射極係 接連於VSS端子13。尚且，在圖！雖未圖示，在圖 在資料輸出端子15與VDD端子12之門斜认+ ’、 i … 峒卞12之間對於電源電壓
圖2係表示對於圖1所示之 νςς山接連逆向之二極管24，在資料輪出端子15盥 VSS =子13之晴於接地電位加以接連逆向之二極管〜 在圖2之電路，於資料輸出端子15施加咖電湧電 =守，與圖1同樣緩衝電路14内之NM〇s元件 作其寄生NPN雙極型電晶體加以導 t 型電晶體22之基極電、& ^ΜΝΡΝ型雙極 % U流通。此結果，雙極型電晶體 pif.doc 125126^79 22之基極_射極間電壓加以上昇，此電晶體μ導通，pH? 雙極f電晶體21之基極電壓大略低降至接地電位。此結 果^猎由電晶體21之導通使SCR電路20A為導通，施加 =而子15之ESD電湧電流經由在SCR電路2QA所形成之 ^路以迅速加以放電。以如此，對構成以被保護電路之 刀加以機能之資料輸出緩衝電路14的MOS元件17 可加，p方止攸外部之由施加ESD電潘電塵所引起之破壞。 加以禮3 2加以構成時，SCR電路2GA係由雙極型電晶體 電路之高速動作。又，s=t t為低寄生電容’不妨害 丨 電路A之觸發動作係以緩衝 <變形實施例^㈣、設，其電路設計極為容易。 示Ϊ用電阻元件1服以替代圖2之實施例的 炎日1踩f之變形例。其他部分係與圖2相同，附相同 狀態此_元件18係雖由從内常動作 ^ pa jl^ ^ σ. 口丨屯路11向其閘極所给 / f 〇 虎以常時斷開(0均加以邏輯控制，/图q 形例則不需要此種邏輯控制動作。圖^ :欠 輸出端子15之咖電消電®的施加節=之向貧料 元件18R此電位雖慢慢:二= ;值以上’亚且不影響緩衝電路14之通常動二：:： 12 125 1262979pif.doc 此等圖2、圖3之實施例也與圖1同樣，MOS元件16、 17、18及電阻18R係在未施加ESD電壓時以被保護電路 之一部分加以機能，在施加ESD電壓時以觸發電路加以動 作0
<第三實施例> 圖1係此發明之更有之其他實施例的方塊圖，圖J至 圖3之實麵或變形例係在資料輸出端子15 ^vss端子 13之間插入ESD保護電路2〇或SCR電路2〇A加以構成 使ESD旬電流放電於vss端子。在_ 4之實施例係且 ^在資料輸«子丨5與vss端子丨3之隨人ESD保護 私路20的同日寸’更在資料輸出端子15與vDD端子u之 間也插入其他ESD保護電路3〇的構成。 緩衝^ ^咖保護電路2G之觸發電路31接連於輸出 點V(Ti _ tNM〇S7G件17與麵08元件18的接連節 綠Λ之同日守’使咖保護電路30之觸發電路32接連 H出緩衝電路14之PMOS树16與PM0S元件33之
此PM〇s元件33之源極係接連於 為子12。又’觸發電路31係例如以pM〇s元 做為此觸發電路之控制端子 ^ 接連於VDD端子12以常極係與圖1之實施例同樣 發電路32細NM〇S元件力開_加以設定。同樣，觸 制端子的閘極成，為觸發電路之控 盥囝二ss鸲子13以常時斷開加以設定。
^ μ〇；^# ；6.^ ESD 33係以包含内部電路之被保護 '79pif.doc 電路的一部分加以機能。 在圖4之保護電路係，使vss端子接地在資料輪出端 子15施加ESD電湧電壓。此ESD電湧電壓為正高電壓2 場合係，與圖1之實施例同樣由此ESD電湧電壓之電湧電 流係經由ESD保護電路2〇放電於vss端子13。 迅 一方面’此ESD電湧電壓使輸出端子15加以接地， 施加於VDD端子12之場合；首先PM〇s元件33之p
源極與N井之間係成為順向之PN接合。一方面，此N 與P型源極之間係成為逆向的Np接合之關係，在此 產生雪崩擊穿，在此PM〇s元件33生起急變返回寄生Μ 型雙極型電晶體加以導通(Qn)。此結果，構成觸發電路^ 之PMOS元件加以導通，咖保護電路3〇加以觸發 此ESD電湧電流係從VDD端子12向資料輸出端子μ力曰口 以放電。在圖卜2及3，PM〇s元件19之閘極接連於娜 立而子12。但電路構成係不限定於此，pM〇s元件μ之閘 極係例如也可接連於VDD端子12以外之電源端子。總 之’PMOS το件I9之_係在通f動作時加以控制於高準 <第四實施例> —圖5係表示此發明更有之其他實施例的電路構成。此 =施例係具有使圖4之實施例更加改良的構成，在資料輸 出端子15與VSS端子13之間使與圖3之實施例同樣構成 之SCR電路20A做為圖4之咖保護電路2〇加以 在VDD端子12與資料輪出端子15之間使 14 1251262 79pif.doc 同樣構成之SCR電路20B做為圖4之ESD保護電路3〇 加以接連。更，在VDD端子12與Vss端子13之間使SCR 電路20C做為第三ESD保護電路加以接連。使對此等SCR 電路2QA、2GB、2GC各供給觸發信號之構成觸發電路的 PMOS元件19A、19B、19C接連於節點v〇L、v〇H與各 觸發k號輸入端子之PNP雙極型電晶體22A、22B、22C 之基極間，在通常動作時以成為斷開(〇均之方式例如從内 部電路11之HIGH控制信號加以控制其閘極電壓。 以下’加以說明圖5之實施例。使vss端子13接地 在資料輸出端子15供給正ESD電湧電壓之場合，在NMOS 元件17產生急變返回動作pm〇S元件19A導通，在SCR 電路20A供給觸發信號端子15之ESD電湧電壓向VSS端 子I3以迅速加以放電。 使輸出端子15接地在VDD端子12供給正ESD電湧 電壓之場合，在PMOS元件33產生急變返回動作PMOS 元件19B導通，在SCR電路20B供給觸發信號端子12之 ESD電湧電壓向VSS端子13以迅速加以放電。 尚且，在VDD端子12供給負ESD電壓之場合係經由 二極管26從VSS端子13向VDD端子12進行ESD放電。 以如此，MOS元件17、18、33在未施加ESD電壓時 係以含内部電路11之被保護電路的一部分加以機能，在施 加ESD電壓時以使觸發信號供給於SCR電路之電路的一 部分加以機能。 <第五實施例> 15 125 1 262>79pif.doc 圖6係表示此發明之更有的其他實施例構成之方塊 圖。圖6之ESD保護電路50係例如可使用在圖2之實施 例所使用之SCR電路20A。
在圖6之實施例，例如在正之所定電位VDD的電源 端子100與接地電位VSS之接地端子200間ESD保護電 路50與被保護電路51成為並聯接連之構成。在被保護電 路51内雖未圖示加以形成在未施加ESD電壓時以被保護 電路51之一部份加以機能的m〇s電路。此MOS電路係 加以構成為在ESD電壓施加於電源端子1〇〇之場合由此 E+SD電壓加以導通使所定值之電流加以流通。此電流流通 曰守’此電流為觸發電流供給於ESD保護電路5〇，ESD保 濩電路50加以導通，可使ESD電壓從電源端子1〇〇向vss 端子200以迅速加以放電，可防止被保護電路51受esd 電壓之損害於未然。 以如此 巴含於被保護電路51内之MOS電路在ESD f壓施加時以觸發電流生成電路加以動作，電路構成以簡 單由低寄生電容並且有高ESD保護能力之靜電保護電路 可有效防止被保護電路51受£^1)電壓之損害於未然。 '其他優點和變更可能發生於任何熟習此技藝者，所 以，在廣義上之發明並不限定於在此所示和所述之特定詳 Ϊϋ示之實施例。因此，不從如所附申請專利範圍和其 -寺者之-般發明概念的精神和範義㈣有各種變更。 ，然本發明已以較佳實闕揭露如上，财並非用以 限疋本發明，任何㈣此技藝者，在不麟本發明之精神 16 1251262, 79pif.doc 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1係表示此發明之一實施例的電路構成方塊圖。 圖2係表示使用SCR電路做為圖丨所示實施例之esd 保護電路場合的電路構成之電路圖。 圖3係表示圖2所示實施例之變形例的電路圖。 圖4係表示此發明之其他實施例構成的方塊圖。
圖5係表示此發明更有之其他實施例構成的方塊圖。 圖6係表示此發明更有之其他實施例構成的方塊圖。 圖。圖7係表示f知之靜電保護電路的—例所構成之電路 路圖圖8係表示f知之靜電保護電關其他例所構成之電 【主要元件符號說明】 11内部電路
12 VDD端子 UVSS端子 14輸出緩衝電路 15資料輸出端子 16 PMOS元件 17 NMOS元件 18 NMOS元件 18R電阻元件 17 r979pif.doc 19 PMOS元件 19A 、19B、19C PMOS元件 20、 30 ESD保護電路 20a 、20b 、 20c SCR電路 2卜 22 雙極型電晶體 22A 、22B、22C PNP雙極型電; 23、 23A、23B、23C 電阻 24、 25 ^ 27 二極管 31、 32 觸發電路 33 PMOS 元件 VO 結合節點 VOH、VOL 接連節點 50 ESD保護電路 51 被保護電路 71 PMOS元件 72 NMOS元件 73 I/O端子 74 VDD電源端子 75 VSS電源端子 76 缓衝電路 77 PMOS元件 78 NMOS元件 79 ESD保護電路 81 SCR保護元件 18 125 1262979pif.doc 125 1262979pif.doc
82、83 二極管 100 VDD電源端子 200 VSS接地端子 19

Claims (1)

  1. •pif.doc 十、申請專利範圍： 1. 一種靜電保護電路，包括： 一第一節點； 一第二節點係與該第—節點以電氣上加以分離； - ESD保護電路係，具有—觸發端子，在該觸 發信號時加以形成從該第—節點至該第二^點之 -第- MOS元件係，含於接連在該第— 點間之-被保護電路，在該第一節點接連源極、』:： 方，在未施加—卿電壓之通常動作時細馳保護電路 ^-部份純機能的同時，在施加_第—節點通常 時=加之-所定值以上之一 ESD電壓時 以導通；以及 丨J刀口 -觸發電路係，在該第一 M〇s元件導通時將 信號供給於該ESD保護電路之該觸發端子。 X 2. 如申料職圍第1項所述之靜電保護電路 -雙極型電晶體係使該ESD保護電路由該觸發電路之兮 觸J信號純導通形成該放電路將—咖觸電壓二 放。 一3.如申請專利範圍第！項所述之靜電保護電路，包括 =二MOS元件’在通常動錢態該觸 常對於該n麟加-咖電壓時按照^第 -魏 源極、絲的—方之電位上昇該第二M0S 凡件將-觸發信號給予該ESD保護電路之該觸發端子。 20 79pif.doc —4.如申請專利範㈣2項所述之靜電保護電路，包括 二第二MOS元件，在通常動作狀_觸發電路係 常時斷開，在對於該第—節點施加—咖電 第 :MOS元件之源極、汲極的一方之電位上昇該第^^ 凡件將-觸發信號給予該ESD保護電路之該觸發端子。 ^如申睛專利範圍第3項所述之靜電保護電路，更包 括一第三MOS元件係，接連於該第—M〇s元件之源極、 汲極之他方與該第二節點之間被加以邏輯控制。 . 6·如巾4專利範®第3項所述之靜電保護電路，更包 括一電阻元件係接連於該第一 M〇s元件之源極、沒 他方與該第二節點之間。 7·—種半導體積體電路裝置，包括： 山 内。卩電路係，接連於給予一所定電位之一第一電源 端子與接地之一第二電源端子之間加以激勵； 、 一資料輸出端子； 上次:第一 M0S元件係，由該内部電路加以邏輯控制在 # 。亥貝料輸入出端子接連汲極、源極之一方加以構成一 電路； τ &ESD保護電路係具有接連於該資料輸入出端子與 ^第二電源端子之間的一放電路與一觸發端子；以及、 一觸發電路係，接連於該第一 M〇s元件之汲極、源 亟的他方與該觸發端子之間；其中 ^ 、半體積體電路裝置係，構成為在未施加一 ESD電 遂之通常動作狀態時該第一 M〇s元件係以該缓衝電路知 21 79pif.doc 以機能，在一 ESD電壓施加時從該第一 M〇s元件經由該 觸务電路在该ESD保護電路加以流通一觸發電流。 8·如申請專職15第7項所述之半導體積體電路裝 置， 又 该弟一電源端子係施加一正電源電壓； 該第一 MOS元件係一 NMOS元件；
    該緩衝電路係，包含接連於該第一電源端子與該資料 輸入出端子間之-第-PM〇s元件與，接連於該資料輪入 出端子與接地之該第二電源端子間之該NM0S元件盥— 電阻元件之一串聯電路； 該觸發電耗，包含—第二PMQS元件，其源極、沒 極接連於該NMOS元件之源極與該觸發端子之間，其閑極 接連於該第一電源端子；以及 …在未施加一 ESD電壓之通常動作時該NM〇s元件係 =该緩衝電路之-部分加以機能，在—娜f壓施加時從
    “ NMOS元件經由該第二PM〇s元件在該膽保護電路 加以流通一觸發電流。 9·如中請專=範圍第8項所述之半導體積體電路裳 ’包含：在該第—電源端子與該資料輸人出端子間以逆 口接連之-第—二極f，在該資料輸人 源端子間加以逆向接連之—第二二極管。 弟—电 10.如中請專利範圍第7項所述之半導體積體電路裝 直’其中， 該第一電源端子係施加一正電源電壓； 22 12512629 79pif.doc 該第一 MOS元件係一第一 NMOS元件； 该緩衝電路係包含接連於該第一電源端子與該資料輸 入出端子U- PM〇S元件與，在職料輸入出端子 與接地之該第二電源軒間與該f — NM〇s元件加 聯接連之一第二NMOS元件；以及
    該觸發電路係包含一第二PM〇s元件，在該第一 NMOS元件之源極與該觸發端子之間加以接連源極、汲 極，在該第一電源端子加以接連閘極；其中， /在未施加一 ESD電壓之通常動作時該第一 NM〇s元 件係以該緩衝電路之一部份加以機能，在一 esd電壓施加 時，該第-NMQS元件經由該第二PMQS元件在該獅 保護電路加以流通一觸發電流。 ^ ·如申睛專利範圍第10項所述之半導體積體電路裝 置，该ESD>f呆護電路包含—SCR電路，該SCR電路具有 一射，接連於該資料輸人出端子，—集極經由—電阻接連 於该第二電源端子的_第—雙極型電晶體與，—基極接連
    於-亥電組與4集極之—接連點，—集極接連於該第一雙極 型電晶體之-基極，—射極加以接地的―第二雙極型電晶 體曰及觸發電路之一輸出觸發信號係供給於該第二雙極型 電晶體之基極。 12.如申請專利範圍第u項所述之半導體積體電路裝 置、’包含在該第-麵軒無㈣輸人出端子間以逆向 =以接連之-第-二極管，在該資料輸人出端子與該第一 又極型電晶體之該射極間以逆向加以接連之一第二二極 23 I2512^79p,d〇c 置’該ESD^^ 體係使該ESD彳早if + + 又極担電晶 知以堇、^ / 由该觸發電路之—輪出觸於付 加以¥通將—咖_電壓純放電。 觸n虎 14.如申請專利範圍第 置’包含一第二M〇s元件，在通常動== 係設定於常時斷開，在—esd__施加時按^路 MOS元件之一輪ψ肱雜於 > 上 了牧“、、邊弟一 該觸發端子。 觸發㈣給予該咖保護電路之 置，1勺5ί申，專利範圍第13項所述之半導體積體電路裝 ϋ—廳8元件，在通常狀_觸發電路伟⑼ 疋^時斷開，在—ESD料電壓施加時按照該第一路== 輸出將—觸發信號給予該ESD保護電路之該觸 16·—種靜電保護電路，包括·· 一第一節點； 一，=節點係與該第—節點以電氣上加以分離； 女一第三節點係與該第―、該第二節點以電氣上加以分 一第一 ESD保護電路係具有接連於該第一、該 點間之一放電路； P 一第二E S D保護電路係具有接連於該第一、該第三 點間之一放電路； — 24 125 1 20i2^79pif.doc -第IESD賴電路係具有接連於該第二、該第三節 點間之一放電路； 一一專 第二、一第三觸發電路係各接連於該第一、 σ亥弟一、该弟二ESD保護電路之一觸發端子； —一第一及一第二M0S元件係包含於接連在該第-、 U亥第―、δ亥第二節點之一被保護電路内，在該第一節點接 ^原極、汲極之-方，在該第―、該第二觸發電路共同 連源極、汲極之他方，在該第一節點未施加一 ESD電壓之 ❿ 財動作時係以該被保護電路之—部份加以機能的同時， f該第-節點施加-ESD電壓時將—觸發電流供給於兮 弟一、該第二觸發電路；以及 Μ 一卜卜第二MOS元件係包含於該被保護電路内，在該第 ^即點接連源極、汲極之一方在該第三觸發電路接連 W /及極之他方，在該弟二節點未施加一 ESD電壓之通二 ，作日守係以該被保護電路之一部分加以機能的同時，在兮 第二節點施加一 ESD電壓時將一觸發電流供給於該= 馨 觸發電路。 、〜乐二 • 17·如申請專利範圍第16項所述之靜電保護電路， 包含各在該第一、該第二節點間、該第一、該第三 及兮哲一 I ·、、、占間、 W弟二、該第三節點間以逆向加以接連之一第〜 二、一第三二極管。 、一弟 18.—種半導體積體電路裝置，包括： 一内部電路係接連於一第---第二電源端子間； 一資料輸入出端子係接連於該内部電路； 25 125 1 262L79pif.doc -第- ESD賴電路係接連於該帛端子與該 資料輸入出端子間； 一第一 ESD保護電路係接連於該第二電源端子與該 資料輸入端子間； 該内部電路係，包括 一第一觸發信號供給電路係包含接連於該第一電源端 子與該第- ESD保護電路間之—第—M〇s元件，在未施 加一 ESD電壓之通常動作時係以該内部電路之一部分加
    以機旎，在一 ESD電壓施加時對於該第一 ESD保護電路 加以供給一觸發信號；以及 一第二觸發信號供給電路係包含接連於該資料輸入出 立而子與该第二ESD保護電路間之—第三M〇s元件，在未 施加一/SD電壓之通常動作時係以該内部電路之一部分 加以機能’在-ESD電壓施加畴於該第二ESD保護電 路加以供給一觸發信號。 =如申明專利範圍第18項所述之半導體積體電路裝 日士孫ΐί—觸發供給電路在該第—電源端子為正常電壓值 於補作狀態’在該龍輸人出端子施加一卿 電 大小 2〇·—種靜電保護電路，包括： 與,之—電源端子 一破保護電路係接連於該電源端子與該接地端子間； 26 79pif.doc 一 MOS電路係包含於該被保護電路内，在該電源端 子加以接連汲極、源極之一方，在未施加一 ESD電壓時係 以该被保護電路之一部分加以機能之同時在該電源端子施 加ESD電屬電壓時加以導通流通一電流；以及 1 =㈣供給電路係Sf於該ESD賴電路使該電 々丨L為一觸發信號加以供給。
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