CN103632711B - 半导体器件的单粒子闭锁预防技术 - Google Patents
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Abstract
本发明涉及半导体器件的单粒子闭锁预防技术。处理半导体器件中的单粒子闭锁(SEL)的技术包括确定寄生硅控整流器(SCR)（500）在半导体器件的集成电路设计中的位置。在这种情况下，寄生SCR（500）包括寄生pnp双极结晶体管(BJT)和寄生npn BJT。该技术也包括将位于第一电源节点（VDD）和寄生pnp BJT的发射极之间的第一晶体管合并到集成电路设计中。第一晶体管(502)包括耦合到第一电源节点（VDD）的第一端子，耦合到寄生pnp BJT的发射极的第二端子，以及控制端子。第一晶体管(502)不位于pnp BJT的基极和第一电源节点之间。第一晶体管限定在SEL之后由寄生pnp BJT传导的电流。
Description
技术领域
本发明通常涉及单粒子闭锁，更具体的说，涉及一种预防半导体器件单粒子闭锁的技术。
背景技术
单粒子翻转(SEU)是一种由离子或电磁辐射撞击半导体器件中的敏感节点，例如微处理器、存储器、或功率晶体管中的节点引起的状态变化。一般来说,该状态变化是由在或接近逻辑单元(例如，存储位单元的节点)的敏感节点的电离产生的自由电荷引起的。由于高能粒子撞击，在半导体器件输出或操作中的错误通常被称为软错误翻转或SEU。
通常,SEU没有永久损害半导体器件的功能。相反,单粒子闭锁(SEL)、单粒子栅穿(SEGR)、和/或单粒子烧毁(SEB)可永久损害半导体器件。SEL可能,例如,归因于在半导体器件中形成硅控整流器(SCR)的寄生电路元件。在SEL期间,如果SEL感应电流不被限定和立即移除，SEL感应电流可破坏半导体器件的组件。通常，响应于所有非灾难性SEL事件，半导体器件的电源需要被移除,以恢复半导体器件的操作。
由于宇宙粒子与原子在大气层中碰撞，产生中子和质子流或雨,它们又可能与半导体器件的电路相互作用，可发生陆地的SEU。在次微米几何学上，SEU可不利地影响大气层中的半导体器件。在太空中,高能粒子作为自然背景的一部分存在。太阳粒子事件以及被困在地球磁气圈的高能质子也可导致SEU。由宇宙射线生成的二次大气层中子也可能达到能够在地球两极或高海拔的航班上的航空电子中产生SEL的能量级。集成电路(芯片)封装中的微量放射性元件也可能导致SEL。为了预防在空间应用中的闭锁，电子器件可能采用外延衬底、绝缘体上硅(SOI)、或蓝宝石上硅(SOS)技术以减少或消除SEL易敏感性,虽然增加了成本。
在利用互补金属氧化物半导体(CMOS)技术的半导体器件中,有很多由可用于CMOS技术中的源极/漏极区域、n型井、p型井、以及衬底的组合形成的寄生npn和pnp双极结晶体管(BJTs)。当被触发时，寄生BJT器件可能产生问题。例如,触发寄生BJT器件可能导致电源(VDD)和接地(VSS)线短路,其可能导致破坏相关的芯片或破坏只能由关闭电源解决的相关的电子系统故障。
附图说明
本发明的实施例通过举例的方式说明并且没有被附图所限定，在附图中类似的参考符号表示相同的元件。附图中的元件说明是为了简便以及清晰，不一定按比例绘制。
图1是互补金属氧化物半导体(CMOS)器件的相关部分的截面图,其示意性地描绘了可能导致CMOS器件的单粒子闭锁(SEL)的寄生可控硅整流器(SCR)的组件的位置。
图2是图1的寄生SCR的示意图。
图3是描述了由高能粒子撞击图2的寄生SCR引起的SEL的图。
图4是被采用以减少由图1的寄生SCR引起的SEL效应的常规限流器的示意图。
图5根据本发明的一方面，是包括被采用以减少由CMOS器件中的寄生SCR引起的SEL效应的常规限流器的寄生SCR的示意图。
图6根据本发明的另一方面，是包括被采用以减少由CMOS器件中的寄生SCR引起的SEL效应的常规限流器的寄生SCR的示意图。
图7是描绘了由高能粒子撞击图4和图5的寄生SCR引起的SEL的模拟图。
图8是包括根据图6构造的限流器的寄生SCR的示意图，其中带有被采用以模拟SEL的附加电路。
图9是描绘了当附加电路被利用以短路寄生BJTs时，图8的寄生SCR的寄生双极结晶体管(BJTs)的发射极电压的模拟图。
图10是结合静态随机存取存储器（SRAM）位单元实施的图5的限流器的示意图。
图11是结合SRAM位单元实施的图6的限流器的示意图。
图12是包括七个常规带单元的常规256×256存储阵列的相关部分的平面图。
图13是包括根据本发明的一个或多个实施例被配置的单SEL带单元的256×256存储阵列的相关部分的平面图。
图14是常规带单元的示意图。
图15是根据本发明的一个或多个实施例被配置的SEL带单元的示意图。
图16是根据本发明的一个或多个实施例被配置的可复位的SEL检测电路的示意图。
图17是根据本发明的一个或多个实施例，带有图16的可复位的SEL检测电路的常规带单元的示意图，其中图16的可复位的SEL检测电路在常规带单元的顶部和底部被实施。
具体实施方式
在本发明示例实施例的以下详细描述中，本发明可被实践的特定示例实施例以足够的细节被描述以使本领域所属技术人员能够实践本发明，并且应了解其它实施例可被利用并且在不脱离本发明精神或范围的情况下可以做出逻辑的、架构的、编程的、机械的、电气的以及其它改变。因此，以下详细描述不被认为是限定意义，并且本发明范围仅仅由所附权利要求以及它们的等同物定义。正如本发明可使用的，术语“耦合”包括元件或组件之间的直接电连接和元件或组件之间的通过使用一个或多个介入元件或组件实现的间接电连接。
本发明公开通常针对单粒子闭锁(SEL)预防技术,更具体地说,针对用于互补金属氧化物半导体(CMOS)器件的一个或多个SEL限流器。虽然本发明的讨论集中在包括CMOS器件的存储器上,应考虑,本发明公开的技术广泛应用于其它CMOS器件并且可应用于经历SEL的其它技术。正如上面所看到的,当被高能粒子触发时，以块状硅CMOS技术形成的寄生双极结晶体管（BJTs)可能导致SEL。对于CMOS存储器,SEL可破坏器件或损坏存储数据。随着半导体器件尺寸的减小以及半导体器件密度的增加,SEL已经越来越普遍了。根据本发明公开的各个方面，采用SEL预防技术可以面积优化、降低闭锁可能性、并且当闭锁确实发生时促进从闭锁状态的恢复。
根据本发明公开的一个或多个方面，一种处理半导体器件中的单粒子闭锁(SEL)的技术包括确定在半导体器件的集成电路设计中的寄生硅控整流器(SCR)的位置。在这种情况下，寄生SCR包括寄生pnp双极结晶体管(BJT)和寄生npn BJT。该技术也包括将位于第一电源节点(例如,VDD)和寄生pnp BJT的发射极之间的第一晶体管(例如,pMOS)合并到集成电路设计中。第一晶体管(pMOS)包括耦合到第一电源节点的第一端子(例如,源极)，耦合到寄生pnp BJT的发射极的第二端子(例如,漏极)，以及控制端子（例如，栅极）。第一晶体管不位于pnp BJT的基极和第一电源节点之间。
根据本发明公开的另一方面，该技术还包括将位于第二电源节点(例如,VSS)和寄生npn BJT的发射极之间的第二晶体管(例如,nMOS)合并到集成电路设计中。第二晶体管包括耦合到第二电源节点的第一端子(例如,源极)，耦合到寄生npn BJT的发射极的第二端子(例如,漏极)，以及控制端子（例如，栅极）。第一晶体管的控制端子耦合到寄生npn BJT的发射极并且第二晶体管的控制端子耦合到寄生pnp BJT的发射极。第二晶体管不位于npn BJT的基极和第二电源节点之间。
参照图1，示例互补金属氧化物半导体(CMOS)器件100的相关部分的截面图被描绘，其示意性地说明可能响应于高能粒子撞击而导致器件100的单粒子闭锁(SEL)的寄生硅可控整流器(SCR)的组件的位置。器件100包括p沟道金属氧化物半导体场效应晶体管(MOSFET)102（形成于p型衬底上n型井中）以及n沟道MOSFET104（形成于p型井中或p型衬底上）。器件100被描绘的组件是众所周知的,为了简洁起见,本发明不再进一步讨论。参照图2，寄生SCR106的示意图关于第一电源节点(VDD)和第二电源节点(VSS)或接地被进一步说明。参照图3，图300描绘了由高能粒子撞击图2的寄生SCR106的节点引起的SEL。即，当高能粒子撞击产生I>IL、βnβp>1,以及VDD>VH时，寄生SCR106的闭锁发生。应了解随着器件几何学上被减小，VDD大于VH，闭锁越来越成问题。虽然外延层可被添加到衬底上以降低Rn和增加闭锁阈值,外延层的添加导致了器件成本的增加并且可能导致其它不期望的性能。
参照图4，为了处理与形成于CMOS器件（在图4中未显示）中的寄生SCR400相关联的SEL,常规限流器402被添加以限定SCR400的pnp寄生BJT404的发射极和基极电流。虽然限流器402在一定程度上减少了闭锁,限流器402可能不会有效地预防CMOS器件的破坏并且通常不能将CMOS器件从闭锁中恢复。
参照图5，根据本发明的一方面，限流器502被说明为被添加到寄生SCR500以减少在CMOS器件（在图5中未显示）中与高能粒子撞击相关联的闭锁。应了解限流器502通过将限流器502合并到CMOS器件的设计中被添加。应了解在CMOS器件的设计期间，寄生SCR500的位置可(由设计师)通过电子设计自动化(EDA)工具被手动确定。可替代地,EDA工具可被配置以将寄生SCRs定位在CMOS器件中。根据这方面，相关的p沟道MOSFET(pmo)的n型井(n井)和源极被分离，因为限流器502只被添加到pMOS的漏极(相当于寄生pnp BJT的发射极)并且n-井(相当于所述寄生pnp BJT的基极)直接耦合到VDD。
一般来说,限流器502减少了pnp BJT的发射极-基极结的正向偏压并且因此预防或中断了闭锁。代表性地,实施限流器502使CMOS器件(例如，CMOS存储器位单元)不易倾向于SEL并且允许CMOS器件从SEL恢复。应了解在图5的限流方案中,只有一个限流pMOS被添加到寄生pnp BJT的发射极节点上。一般来说,限流器502的栅极可被连接到VSS以便限流器502总是导通的。可替代地,限流器502的栅极可被配置以在SEL事件之后接收关闭限流器502的控制信号并且然后在复位信号之后将限流器502翻回到导通。
参照图6，根据本发明的另一方面，限流器502和604被说明为被添加到寄生SCR600以减少在相关的CMOS器件（在图6中未显示）中与高能粒子撞击相关联的闭锁。应了解限流器502和604通过将限流器502和604合并到CMOS器件的设计中被添加。正如图6中所说明的，限流器502是被添加到寄生pnp BJT的发射极和第一电源节点(VDD)之间的pMOS，以及限流器604是被添加到寄生npn BJT的发射极和接地(VSS)之间的n沟道MOSFET(nMOS)。也正如所说明的，限流器604的栅极耦合到寄生pnp BJT的发射极以及限流器502的栅极耦合到寄生npn BJT的发射极。
正如关于图5上面所讨论的，限流器502起到减少寄生pnp BJT的发射极-基极结的正向偏压并且因此预防或中断与SEL相关联的闭锁的作用。类似地，限流器604减少寄生npnBJT的发射极-基极结的正向偏压并且因此也起到预防或中断闭锁的作用。一般来说,两个限流器方案使CMOS器件(例如，CMOS存储器单元)不易倾向于SEL(比起图5的一个限流器方案),并且允许CMOS器件从SEL更快地恢复。
参照图7,模拟图700描绘了由高能粒子撞击图4和图5的寄生SCR引起的SEL。当对于图5的寄生SCR500SEL被模拟时，曲线706描绘了n-井电压以及曲线708描绘了p型井(p井)电压。当对于图4的寄生SCR400SEL被模拟时，曲线704描绘了n-井电压以及曲线702描绘了p井电压。随着pMOS限流器502被添加到图5的寄生SCR500中,闭锁在单粒子高能粒子撞击后被避免。相反,对于带有常规限流器402的图4的寄生SCR400,闭锁在单粒子高能粒子撞击之后发生(即，p-井电压和n-井电压没有返回到它们的撞击前水平)。
参照图8,寄生SCR800被说明，带有限流器502和604以及被实施以模拟SEL的附加电路（即，pMOS802和nMOS804）。当闭锁事件发生时,寄生pnp和npn BJT的发射极和集电极本质上短路。为了模拟的目的,pMOS802和nMOS804分别并联耦合到pnp和npn B JTs,以当pMOS802和nMOS804开启时模拟闭锁事件。参照图9，模拟图900描绘了当pMOS802和nMOS804被利用以短路寄生BJTs(见曲线902以及904)时，发射极电压曲线904和908(描绘了图8的寄生BJTs的发射极电压)。正如图900中所说明的,当闭锁发生时,限流器502和604起到了阻止闭锁(其可能破坏相联的CMOS器件或在位单元中引起状态变化)的作用,并且然后把内部节点拉回到它们的初始值。在模拟中，离子撞击可通过将基极pnp节点电压降到接地（最坏情况）被模拟。从图900中,应了解，寄生BJTs响应于各个节点上的电流峰值,在该点，节点被拉回到它们的初始水平(即，VDD和VSS或接地)。
参照图10,说明SEL保护静态随机存取存储器(SRAM)位单元1000，它包括由图5(为清晰起见，寄生SCR不在图10中显示,见图1CMOS器件中寄生SCR的位置)的限流器502保护而免受SEL的SRAM位单元1010。正如所显示的,限流器502的栅极耦合到接地(VSS),限流器502的源极和体个别地耦合到电源节点(VDD),并且限流器502的漏极耦合到位单元1010的高边。参照图11说明SEL保护的SRAM位单元1100，包括SRAM位单元1010，它被图6的被放置以处理SEL的限流器502和604（在图11中所述寄生SCR600未显示）保护。正如所显示的,限流器502的栅极耦合到接地(VSS),限流器502的源极和体个别地耦合到电源节点(VDD),并且限流器502的漏极耦合到位单元1010的高边。也正如所描绘的，限流器604的栅极耦合到电源节点(VDD),限流器604的源极和体个别地耦合到接地(VSS),并且限流器604的漏极耦合到位单元1010的低边。
参照图12说明常规256×256存储阵列1200，包括用于将存储阵列1200的32×256的子阵列1202用带缚住（strap）VDD和VSS的七个常规带单元1204(见图14)。一般来说,VDD和VSS由穿过存储阵列延伸的长金属(例如，铜或铝)线提供。存储阵列1200是四十纳米CMOS存储技术的例子,它每32行实施常规带单元1204以确保本地VDD线保持在基本上相似的电势(即，电源电势)并且本地VSS线保持在基本上相似的电势(即，接地)。
参照图13说明256×256的存储阵列1300的相关部分，包括单SEL带单元1304(见图15)，该单SEL带单元1304根据本发明公开的一个或多个实施例被配置以将存储阵列1300的上128×256子阵列1302的电源线耦合到存储阵列1300的下128×256子阵列1306的电源线。根据本发明的这个方面,多个限流器502(在图15中标示为1502和1504)在一个SEL带单元设计中实施以减少用带缚住VDD和VSS所需的带单元的数量。根据这个方面,带单元的数量被减少到每256行一个带单元。参照图15,pMOS1502被利用以将全局VDD(vdda)耦合到子阵列1302的本地VDD(VDD-列-顶)并且pMOS1504被利用以将全局VDD(vdda)耦合到子阵列1306的本地VDD(VDD-列-底)。一般来说,对于256×256存储阵列，与存储阵列1200的面积相比，采用SEL带单元1304减少了存储阵列1300的约百分之五面积。
参照图16说明根据本发明的一个或多个实施例被配置的可复位的SEL检测电路1600。电路1600包括pMOS1602,该pMOS1602被添加到全局VDD(vdda)和本地VDD(vdd-列)之间并且被配置以在闭锁事件之后接收促进复位电路1600的复位信号(复位)1604,正如本地VDD（vdd-列）的生成输出信号(sel_pd)1606所表示的。应注意pMOS1602是内部控制的并且不接收外部控制信号。pMOS1602起到了限定与寄生SCR500(在图16中未所示,见图1和图5)相关联的电流并且预防闭锁(见图5的限流器502)的作用。参照图17,根据本发明的一个或多个实施例，电路1700包括常规SEL带单元的1204，其中图16的两个可复位的SEL检测电路1600在SEL带单元1204的顶部和底部被实施。
因此,当互补金属氧化物半导体器件的节点经历高能粒子撞击时，本发明公开的技术降低了单粒子闭锁的可能性。
虽然本发明的描述参照具体实施例，正如以下权利要求所陈述的，在不脱离本发明范围的情况下，可以进行各种修改以及变化。例如,本发明所公开的技术通常广泛应用于促进数据通信的系统。因此，说明书以及附图被认为是说明性而不是狭义性的，并且所有这些修改旨在包括在本发明范围内。关于具体实施例本发明所描述的任何好处、优点或解决方案都不旨在被解释为任何或所有权利要求的关键的、必需的、或本质特征或元素。
除非另有说明，使用术语如“第一”以及“第二”是用于任意区分这些术语描述的元件的。因此，这些术语不一定表示这些元件的时间或其它优先次序。
Claims (18)
1.一种处理半导体器件中的单粒子闭锁的方法，包括：
确定寄生硅控整流器在半导体器件的集成电路设计中的位置，其中寄生硅控整流器包括寄生pnp双极结晶体管和寄生npn双极结晶体管；
将位于第一电源节点和寄生pnp双极结晶体管的发射极之间的第一晶体管合并到集成电路设计中，其中第一晶体管包括耦合到第一电源节点的第一端子、耦合到寄生pnp双极结晶体管的发射极的第二端子、以及控制端子，并且其中第一晶体管不位于pnp双极结晶体管的基极和第一电源节点之间，在此情况下第一晶体管限定在单粒子闭锁(SEL)之后由寄生pnp双极结晶体管传导的电流；和
将位于第二电源节点和寄生npn双极结晶体管的发射极之间的第二晶体管合并到集成电路设计中，其中第二晶体管包括耦合到第二电源节点的第一端子、耦合到寄生npn双极结晶体管的发射极的第二端子、以及控制端子，并且其中第一晶体管的控制端子耦合到寄生npn双极结晶体管的发射极以及第二晶体管的控制端子耦合到寄生pnp双极结晶体管的发射极，在此情况下第二晶体管不位于npn双极结晶体管的基极和第二电源节点之间。
2.根据权利要求1所述的方法，其中第一晶体管是p沟道金属氧化物半导体场效应晶体管，第二晶体管是n沟道金属氧化物半导体场效应晶体管，并且其中第一晶体管和第二晶体管的第一端子对应于源极端子，第一晶体管和第二晶体管的第二端子对应于漏极端子，以及第一晶体管和第二晶体管的控制端子对应于栅极端子。
3.根据权利要求1所述的方法，其中半导体器件是互补金属氧化物半导体(CMOS)器件。
4.根据权利要求3所述的方法，其中CMOS器件是静态随机存取存储器(SRAM)。
5.根据权利要求1所述的方法，其中第一晶体管是p沟道金属氧化物半导体场效应晶体管，并且第一晶体管的第一端子对应于源极端子，并且所述方法还包括：
使用与第一端子分开的连接将第一晶体管的体耦合到第一电源节点。
6.根据权利要求1所述的方法，其中半导体器件是静态随机存取存储器(SRAM)，第一电源节点是全局电源节点，以及第一晶体管被安置于在全局电源节点和本地电源节点之间的带单元中。
7.根据权利要求6所述的方法，还包括：
使用SEL检测电路响应于SEL事件生成SEL信号。
8.根据权利要求7所述的方法，还包括：
响应于外部复位信号复位SEL检测电路。
9.一种半导体器件，包括：
寄生硅控整流器，包括寄生pnp双极结晶体管和寄生npn双极结晶体管的；
耦合在第一电源节点和寄生pnp双极结晶体管的发射极之间的第一晶体管，其中第一晶体管包括耦合到第一电源节点的第一端子、耦合到寄生pnp双极结晶体管的发射极的第二端子、和控制端子，并且其中第一晶体管不位于pnp双极结晶体管的基极和第一电源节点之间，在此情况下第一晶体管限定在单粒子闭锁(SEL)之后由寄生pnp双极结晶体管传导的电流；和
耦合到第二电源节点和寄生npn双极结晶体管的发射极之间的第二晶体管，其中第二晶体管包括耦合到第二电源节点的第一端子、耦合到寄生npn双极结晶体管的发射极的第二端子、和控制端子，并且其中第一晶体管的控制端子耦合到寄生npn双极结晶体管的发射极以及第二晶体管的控制端子耦合到寄生pnp双极结晶体管的发射极，在此情况下第二晶体管不位于npn双极结晶体管的基极和第二电源节点之间。
10.根据权利要求9所述的半导体器件，其中第一晶体管是p沟道金属氧化物半导体场效应晶体管，第二晶体管是n沟道金属氧化物半导体场效应晶体管，并且其中第一晶体管和第二晶体管的第一端子对应于源极端子，第一晶体管和第二晶体管的第二端子对应于漏极端子，以及第一晶体管和第二晶体管的控制端子对应于栅极端子。
11.根据权利要求9所述的半导体器件，其中第一晶体管的体耦合到第一电源节点。
12.根据权利要求9所述的半导体器件，其中第二晶体管的体耦合到第二电源节点。
13.根据权利要求9所述的半导体器件，其中第一晶体管是p沟道金属氧化物半导体场效应晶体管，并且第一晶体管的第一端子对应于源极端子，并且其中第一晶体管的体使用与第一端子分开的连接耦合到第一电源节点。
14.根据权利要求9所述的半导体器件，其中半导体器件是静态随机存取存储器(SRAM)，第一电源节点是全局电源节点，以及第一晶体管被置于在全局电源节点和本地电源节点之间的带单元中。
15.根据权利要求14所述的半导体器件，还包括：
被配置为响应于SEL事件而生成SEL信号的SEL检测电路。
16.根据权利要求15所述的半导体器件，其中SEL检测电路还被配置为响应于外部复位而被复位。
17.根据权利要求9所述的半导体器件，其中第一晶体管的控制端子耦合到接地。
18.根据权利要求9所述的半导体器件，其中第一晶体管的控制端子被配置为在SEL事件之后接收关闭第一晶体管的控制信号，并且然后在复位信号之后将第一晶体管翻回到导通。
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| US10043793B2 (en) * | 2016-02-03 | 2018-08-07 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and circuit |
| US10204906B2 (en) * | 2016-12-16 | 2019-02-12 | Intel Corporation | Memory with single-event latchup prevention circuitry |
| CN106876369A (zh) * | 2017-03-01 | 2017-06-20 | 中国电子科技集团公司第五十八研究所 | 用于薄外延工艺静电放电保护的可控硅整流器及制备方法 |
| US11251717B1 (en) | 2017-11-07 | 2022-02-15 | Matthew Barlow | Integrated silicon carbide diode rectifier circuits |
| US10720853B1 (en) * | 2017-11-07 | 2020-07-21 | Matthew Barlow | Integrated silicon carbide diode rectifier circuits |
| CN108270422A (zh) * | 2018-03-20 | 2018-07-10 | 北京集创北方科技股份有限公司 | 防闩锁电路及集成电路 |
| US11315933B2 (en) * | 2018-06-29 | 2022-04-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM structure and method for forming the same |
| US10958067B2 (en) * | 2018-09-19 | 2021-03-23 | Xilinx, Inc. | Single event latch-up (SEL) mitigation detect and mitigation |
| CN110534512B (zh) * | 2019-09-07 | 2023-02-07 | 电子科技大学 | 一种抗闩锁版图结构 |
| AR116929A1 (es) | 2019-10-31 | 2021-06-30 | Invap S E | Método para actualizar el umbral de referencia de al menos un parámetro operativo, unidad de protección para la mitigación de un evento simple de latchup (sel) en un dispositivo electrónico usando el umbral de referencia y disposición para la mitigación de un evento simple de latchup (sel) en un conjunto |
| US11416666B1 (en) | 2021-03-04 | 2022-08-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit and method for forming the same |
| US11688739B2 (en) * | 2021-03-19 | 2023-06-27 | Pixart Imaging Inc. | Logic circuit capable of preventing latch-up |
| CN116015263B (zh) * | 2022-12-30 | 2023-08-18 | 杭州朋声科技有限公司 | 一种bjt晶体管寄生效应消除电路及芯片 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101145118A (zh) * | 2007-10-30 | 2008-03-19 | 北京时代民芯科技有限公司 | Sparc处理器单粒子效应检测装置与检测方法 |
| CN101326640A (zh) * | 2005-10-12 | 2008-12-17 | 斯平内克半导体股份有限公司 | 软差错率为零的cmos器件 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157557A (en) * | 1981-03-23 | 1982-09-29 | Fujitsu Ltd | Complementary mis integrated circuit |
| JPS5882560A (ja) * | 1981-11-11 | 1983-05-18 | Oki Electric Ind Co Ltd | Ｃｍｏｓ集積回路 |
| JPH03108368A (ja) * | 1989-09-21 | 1991-05-08 | Mitsubishi Electric Corp | 相補型回路 |
| JP2000058677A (ja) * | 1998-08-14 | 2000-02-25 | Nkk Corp | ラッチアップ防止回路 |
| KR100529386B1 (ko) * | 2004-04-27 | 2005-11-17 | 주식회사 하이닉스반도체 | 래치-업 방지용 클램프를 구비한 반도체 메모리 소자 |
| US7773442B2 (en) | 2004-06-25 | 2010-08-10 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
| JP2006190424A (ja) * | 2005-01-07 | 2006-07-20 | Nec Electronics Corp | 半導体集積回路装置 |
| FR2887364B1 (fr) | 2005-06-17 | 2007-09-21 | Iroc Technologies Sa | Circuit integre protege contre les courts-circuits et les erreurs de fonctionnement suite au passage d'une radiation ionisante |
| US7847408B2 (en) | 2009-01-16 | 2010-12-07 | Oracle America, Inc. | Integrated clock and power distribution |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101326640A (zh) * | 2005-10-12 | 2008-12-17 | 斯平内克半导体股份有限公司 | 软差错率为零的cmos器件 |
| CN101145118A (zh) * | 2007-10-30 | 2008-03-19 | 北京时代民芯科技有限公司 | Sparc处理器单粒子效应检测装置与检测方法 |
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| US8685800B2 (en) | 2014-04-01 |
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