CN108270422A - 防闩锁电路及集成电路 - Google Patents

防闩锁电路及集成电路 Download PDF

Info

Publication number
CN108270422A
CN108270422A CN201810227939.XA CN201810227939A CN108270422A CN 108270422 A CN108270422 A CN 108270422A CN 201810227939 A CN201810227939 A CN 201810227939A CN 108270422 A CN108270422 A CN 108270422A
Authority
CN
China
Prior art keywords
transistor
switch
voltage
control
supply voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810227939.XA
Other languages
English (en)
Other versions
CN108270422B (zh
Inventor
陈天豪
吴俊杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chipone Technology Beijing Co Ltd
Original Assignee
Chipone Technology Beijing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipone Technology Beijing Co Ltd filed Critical Chipone Technology Beijing Co Ltd
Priority to CN201810227939.XA priority Critical patent/CN108270422B/zh
Publication of CN108270422A publication Critical patent/CN108270422A/zh
Priority to KR1020197038599A priority patent/KR102230214B1/ko
Priority to PCT/CN2019/078701 priority patent/WO2019179432A1/zh
Priority to US16/628,017 priority patent/US20200220532A1/en
Application granted granted Critical
Publication of CN108270422B publication Critical patent/CN108270422B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/08104—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/20—Modifications for resetting core switching units to a predetermined state
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

公开了一种防闩锁电路，包括：第一晶体管，其控制端接收第一控制电压，第一端接收第一供电电压；第二晶体管，与第一晶体管类型相反，其控制端接收第二控制电压，并且与第一晶体管的第二端相连，第一端与第一晶体管的控制端相连，第二端接收第二供电电压；控制电路，设置第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上，用于当第一控制电压和/或第二控制电压超出预设范围时将通路断开。本发明提供的防闩锁电路，在第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上设置控制电路，当第一控制电压和/或第二控制电压超出预设范围时将通路断开，从而防止上电情况下闩锁效应的发生。

Description

防闩锁电路及集成电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种防闩锁电路及集成电路。
背景技术
随着IC制造工艺的发展，芯片的尺寸越来越小，芯片封装密度和集成度越来越高，产生闩锁效应(Latch up)的可能性就会越来越大，模块之间互相干扰的可能性也会越来越大。一般的集成电路中均存在寄生晶体管(又称寄生可控硅，简称SCR)，闩锁效应是指寄生双极性晶体管被触发导通，在电源VDD与地GND之间形成低阻抗大电流通路，导致电路无法正常工作，甚至烧毁的现象。这种寄生双极性晶体管存在集成电路的各个部分，包括输入端、输出端、内部反相器等。
图1和图2分别示出了现有技术中寄生可控硅的结构示意图和等效电路图。如图1和图2所示，寄生双极性晶体管由一个PNP晶体管和一横向NPN晶体管组成。Q1为垂直式晶体管(Bipolar Junction Transistor—BJT)，控制端为N型阱区，第二端为P型衬底，第一端为P沟道；Q2为侧面式晶体管BJT，控制端为P型衬底，第二端为N型阱区，第一端为N沟道。以上两元件构成可控硅SCR电路，当无外界干扰未引起触发时，两个BJT处于截止状态，第二端电流是第二端-控制端的反向漏电流构成，电流增益非常小，此时不会产生闩锁效应。当其中一个BJT的第二端电流受到外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，电源VDD至地GND间形成低阻抗大电流通路，产生闩锁效应。例如，当Q1的第二端处电压VP上升，Q2的第二端处电压VN下降时，产生闩锁效应。
发明内容
鉴于上述问题，本发明的目的在于提供一种防闩锁电路及集成电路，具有抗闩锁能力。
根据本发明的第一方面，提供一种防闩锁电路，包括：第一晶体管，具有控制端、第一端和第二端，控制端接收第一控制电压，第一端接收第一供电电压；第二晶体管，与第一晶体管类型相反，具有控制端、第一端和第二端，控制端接收第二控制电压，并且与第一晶体管的第二端相连，第一端与第一晶体管的控制端相连，第二端接收第二供电电压；控制电路，设置第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上，用于当第一控制电压和/或第二控制电压超出预设范围时将所述通路断开。
优选地，所述控制电路设置在所述第一供电电压和所述第一晶体管之间，包括第一比较模块和第一开关模块，所述第一比较模块用于在第一控制电压超出预设的第一范围时输出用于使第一开关模块关断的第一开关信号；第一开关模块用于在接收到第一开关信号时将第一供电电压与第一晶体管断开。
优选地，所述第一比较模块为第一比较器，所述第一开关模块为第一开关管；所述第一比较器的第一输入端接收第一控制电压，第二输入端接收第一参考电压，输出端与所述第一开关管的控制端连接；所述第一开关管的第一端接收第一供电电压，第二端与所述第一晶体管的第一端连接。
优选地，所述控制电路设置在所述第二供电电压和所述第二晶体管之间，包括第二比较模块和第二开关模块，所述第二比较模块用于在第二控制电压超出预设的第二范围时输出用于使第二开关模块关断的第二开关信号；第二开关模块用于在接收到第二开关信号时将第二供电电压与第二晶体管断开。
优选地，所述第二比较模块为第二比较器，所述第二开关模块为第二开关管；所述第二比较器的第一输入端接收第二控制电压，第二输入端接收第二参考电压，输出端与所述第二开关管的控制端连接；所述第二开关管的第一端接收第二供电电压，第二端与所述第二晶体管的第一端连接。
优选地，所述控制电路设置在所述第一供电电压和所述第一晶体管之间以及第二供电电压和所述第二晶体管之间，包括第一比较模块、第一开关模块、第二比较模块和第二开关模块，所述第一比较模块用于在第一控制电压超出预设的第一范围时输出用于使第一开关模块关断的第一开关信号；第一开关模块用于在接收到第一开关信号时将第一供电电压与第一晶体管断开；所述第二比较模块用于在第二控制电压超出预设的第二范围时输出用于使第二开关模块关断的第二开关信号；第二开关模块用于在接收到第二开关信号时将第二供电电压与第二晶体管断开。
优选地，所述第一比较模块为第一比较器，所述第一开关模块为第一开关管；所述第二比较模块为第二比较器，所述第二开关模块为第二开关管；所述第一比较器的第一输入端接收第一控制电压，第二输入端接收第一参考电压，输出端与所述第一开关管的控制端连接；所述第一开关管的第一端接收第一供电电压，第二端与所述第一晶体管的第一端连接；所述第二比较器的第一输入端接收第二控制电压，第二输入端接收第二参考电压，输出端与所述第二开关管的控制端连接；所述第二开关管的第一端接收第二供电电压，第二端与所述第二晶体管的第一端连接。
优选地，所述第一开关管为PMOS晶体管，所述第二开关管为NMOS晶体管。
优选地，所述第一晶体管为PNP型晶体管，所述第二晶体管为NPN型晶体管。
优选地，所述第一供电电压大于第二供电电压。
根据本发明的另一方面，提供一种集成电路，包括上述所述的防闩锁电路。
本发明提供的防闩锁电路及集成电路，在第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上设置控制电路，当第一晶体管的第一控制电压和/或第二晶体管的第二控制电压超出预设范围时将通路断开，从而防止上电情况下闩锁效应的发生。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了现有技术中寄生可控硅的结构示意图；
图2示出了图1所示的寄生可控硅的等效电路图；
图3示出了本发明第一实施例提供的防闩锁电路的电路图；
图4示出了本发明第二实施例提供的防闩锁电路的电路图；
图5示出了本发明第三实施例提供的防闩锁电路的电路图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图3示出了本发明第一实施例提供的防闩锁电路的电路图。如图1所示，所述防闩锁电路包括第一晶体管Q1和第二晶体管Q2以及控制电路10。
第一晶体管Q1具有控制端、第一端和第二端，控制端接收第一控制电压VN，第一端接收第一供电电压VH。
第二晶体管Q2，与第一晶体管类型相反，具有控制端、第一端和第二端，控制端接收第二控制电压VP，并且与第一晶体管Q1的第二端相连，第一端与第一晶体管Q1的控制端相连，第二端接收第二供电电压VL。在本实施例中，第一晶体管和第二晶体管为类型相反的双极性晶体管，控制端为基极，第一端为发射极，第二端为集电极。
在一个优选地实施例中，第一晶体管Q1为PNP型双极性晶体管，第二晶体管Q2为NPN型双极性晶体管。
控制电路10设置第一供电电压VH与第二供电电压VL之间由第一晶体管Q1和第二晶体管Q2形成的通路上，用于当第一控制电压VN和/或第二控制电压VP超出预设范围时将所述通路断开。
所述控制电路10设置在所述第一供电电压VH和所述第一晶体管Q1之间，包括第一比较模块101和第一开关模块102。
其中，所述第一比较模块101用于在第一控制电压VN超出预设的第一范围时输出用于使第一开关模块102关断的第一开关信号；第一开关模块102用于在接收到第一开关信号时将第一供电电压VH与第一晶体管Q1断开。
在本实施例中，所述第一比较模块101为第一比较器U1，所述第一开关模块102为第一开关管M1。所述第一比较器U1的第一输入端接收第一控制电压VN，第二输入端接收第一参考电压VRH，输出端与所述第一开关管M1的控制端连接；
所述第一开关管M1的第一端接收第一供电电压VH，第二端与所述第一晶体管Q1的第一端连接。
当VN＜VRH时，第一比较器U1输出的第一开关信号控制第一开关管M1关断。其中，第一参考电压VRH可以等于第一供电电压VH。
在一个优选地实施例中，第一开关管M1为PMOS晶体管，第一开关管M1的控制端为栅极，第一端为源极，第二端为漏极。第一开关信号为高电平。
在一个优选地实施例中，第一开关管M1为NMOS晶体管，第一开关管M1的控制端为栅极，第一端为漏极，第二端为源极。第一开关信号为低电平。
当出现电压错乱(例如静电引起的或者电路操作错误引起的电压错乱)时，可能会引起第一控制电压VN或第二控制电压VP发生变化。若先引起第一控制电压VN下降，当第一晶体管Q1的第一端与控制端电的压差大于第一晶体管Q1的开启电压时，第一晶体管Q1会导通，第一供电电压将会提供给第二晶体管Q2的控制端，导致第二晶体管Q2的控制端电压VP上升，当第二晶体管Q2的控制端与第一端的压差大于第二晶体管Q2的开启电压时，第二晶体管Q2会导通，产生闩锁路径。若先引起第二控制电压VP上升，当第二晶体管Q2的控制端与第一端的压差大于第二晶体管Q2的开启电压时，第二晶体管Q2会导通，第二供电电压会提供给第一晶体管Q1的控制端，导致第一控制电压VN下降，当第一晶体管Q1的第一端与控制端的压差大于第一晶体管Q1的开启电压时，第一晶体管Q1会导通，产生闩锁路径。
因此，电压错乱的情况下会直接或间接地引起第一控制电压VN下降，将VN与第一参考电压VRH进行比较，当VN＜VRH时，第一比较器U1输出第一开关信号，控制第一开关管M1关断，使得电流路径关闭，不会产生闩锁效应。
本发明提供的防闩锁电路，在第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上设置控制电路，当第一晶体管的控制电压超出预设的第一范围时将第一供电电压与第一晶体管断开，从而防止上电情况下闩锁效应的发生。
图4示出了本发明第二实施例提供的防闩锁电路的电路图。与第一实施例相比，区别在于，所述控制电路20设置在所述第二供电电压VL和所述第二晶体管Q2之间，包括第二比较模块201和第二开关模块202。
其中，所述第二比较模块201用于在第二控制电压VP超出预设的第二范围时输出用于使第二开关模块202关断的第二开关信号；第二开关模块202用于在接收到第二开关信号时将第二供电电压VL与第二晶体管Q2断开。
在本实施例中，所述第二比较模块201为第二比较器U2，所述第二开关模块202为第二开关管M2。所述第二比较器U2的第一输入端接收第二控制电压VP，第二输入端接收第二参考电压VRL，输出端与所述第二开关管M2的控制端连接；
所述第二开关管M2的第一端接收第二供电电压VL，第二端与所述第二晶体管Q2的第一端连接。
当VP＞VRL时，第二比较器U2输出的第二开关信号控制第二开关管M2关断。其中，第二参考电压VRL可以等于第二供电电压VL。
在一个优选地实施例中，第二开关管M2为PMOS晶体管，第二开关管M2的控制端为栅极，第一端为漏极，第二端为源极。第二开关信号为高电平。
在一个优选地实施例中，第二开关管M2为NMOS晶体管，第二开关管M2的控制端为栅极，第一端为源极，第二端为漏极。第二开关信号为低电平。
电压错乱的情况下会直接或间接地引起第二控制电压VP上升，将VP与第二参考电压VRL进行比较，当VP＞VRL时，第二比较器U2输出第二开关信号，控制第二开关管M2关断，使得电流路径关闭，不会产生闩锁效应。
本发明提供的防闩锁电路，在第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上设置控制电路，当第二晶体管的控制电压超出预设的第二范围时将第二公共电压与第二晶体管断开，从而防止上电情况下闩锁效应的发生。
图5示出了本发明第三实施例提供的防闩锁电路的电路图。与第一实施例相比，区别在于，所述控制电路包括第一控制电路10和第二控制电路20，其中，第一控制电路10设置在所述第一供电电压VH和所述第一晶体管Q1之间，包括第一比较模块101和第一开关模块102。第二控制电路20设置在所述第二供电电压VL和所述第二晶体管Q2之间，包括第二比较模块201和第二开关模块202。
其中，所述第一比较模块101用于在第一控制电压VN超出预设的第一范围时输出用于使第一开关模块102关断的第一开关信号；第一开关模块102用于在接收到第一开关信号时将第一供电电压VH与第一晶体管Q1断开。
在本实施例中，所述第一比较模块101为第一比较器U1，所述第一开关模块102为第一开关管M1。所述第一比较器U1的第一输入端接收第一控制电压VN，第二输入端接收第一参考电压VRH，输出端与所述第一开关管M1的控制端连接；
所述第一开关管M1的第一端接收第一供电电压VH，第二端与所述第一晶体管Q1的第一端连接。
当VN＜VRH时，第一比较器U1输出的第一开关信号控制第一开关管M1关断。其中，第一参考电压VRH可以等于第一供电电压VH。
在一个优选地实施例中，第一开关管M1为PMOS晶体管，第一开关管M1的控制端为栅极，第一端为源极，第二端为漏极。第一开关信号为高电平。
在一个优选地实施例中，第一开关管M1为NMOS晶体管，第一开关管M1的控制端为栅极，第一端为漏极，第二端为源极。第一开关信号为低电平。
所述第二比较模块201用于在第二控制电压VP超出预设的第二范围时输出用于使第二开关模块202关断的第二开关信号；第二开关模块202用于在接收到第二开关信号时将第二供电电压VL与第二晶体管Q2断开。
在本实施例中，所述第二比较模块201为第二比较器U2，所述第二开关模块202为第二开关管M2。所述第二比较器U2的第一输入端接收第二控制电压VP，第二输入端接收第二参考电压VRL，输出端与所述第二开关管M2的控制端连接；
所述第二开关管M2的第一端接收第二供电电压VL，第二端与所述第二晶体管Q2的第一端连接。
当VP＞VRL时，第二比较器U2输出的第二开关信号控制第二开关管M2关断。其中，第二参考电压VRL可以等于第二供电电压VL。
在一个优选地实施例中，第二开关管M2为PMOS晶体管，第二开关管M2的控制端为栅极，第一端为漏极，第二端为源极。第二开关信号为高电平。
在一个优选地实施例中，第二开关管M2为NMOS晶体管，第二开关管M2的控制端为栅极，第一端为源极，第二端为漏极。第二开关信号为低电平。
电压错乱的情况下会直接或间接地引起第一控制电压VN下降以及第二控制电压VP上升，将VN与第一参考电压VRH进行比较以及将VP与第二参考电压VRL进行比较，当VN＜VRH时，第一比较器U1输出第一开关信号，控制第一开关管M1关断，以及当VP＞VRL时，第二比较器U2输出第二开关信号，控制第二开关管M2关断，使得电流路径关闭，不会产生闩锁效应。
本发明提供的防闩锁电路，在第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上设置控制电路，当第一晶体管的控制电压超出预设的第一范围时将第一供电电压与第一晶体管断开以及当第二晶体管的控制电压超出预设的第二范围时将第二公共电压与第二晶体管断开，从而防止上电情况下闩锁效应的发生。
本发明还提供一种集成电路，包括上述任一实施例所述的防闩锁电路。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (11)

1.一种防闩锁电路，其特征在于，包括：
第一晶体管，具有控制端、第一端和第二端，控制端接收第一控制电压，第一端接收第一供电电压；
第二晶体管，与第一晶体管类型相反，具有控制端、第一端和第二端，控制端接收第二控制电压，并且与第一晶体管的第二端相连，第一端与第一晶体管的控制端相连，第二端接收第二供电电压；
控制电路，设置第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上，用于当第一控制电压和/或第二控制电压超出预设范围时将所述通路断开。
2.根据权利要求1所述的防闩锁电路，其特征在于，所述控制电路设置在所述第一供电电压和所述第一晶体管之间，包括第一比较模块和第一开关模块，
所述第一比较模块用于在第一控制电压超出预设的第一范围时输出用于使第一开关模块关断的第一开关信号；
第一开关模块用于在接收到第一开关信号时将第一供电电压与第一晶体管断开。
3.根据权利要求2所述的防闩锁电路，其特征在于，所述第一比较模块为第一比较器，所述第一开关模块为第一开关管；
所述第一比较器的第一输入端接收第一控制电压，第二输入端接收第一参考电压，输出端与所述第一开关管的控制端连接；
所述第一开关管的第一端接收第一供电电压，第二端与所述第一晶体管的第一端连接。
4.根据权利要求1所述的防闩锁电路，其特征在于，所述控制电路设置在所述第二供电电压和所述第二晶体管之间，包括第二比较模块和第二开关模块，
所述第二比较模块用于在第二控制电压超出预设的第二范围时输出用于使第二开关模块关断的第二开关信号；
第二开关模块用于在接收到第二开关信号时将第二供电电压与第二晶体管断开。
5.根据权利要求4所述的防闩锁电路，其特征在于，所述第二比较模块为第二比较器，所述第二开关模块为第二开关管；
所述第二比较器的第一输入端接收第二控制电压，第二输入端接收第二参考电压，输出端与所述第二开关管的控制端连接；
所述第二开关管的第一端接收第二供电电压，第二端与所述第二晶体管的第一端连接。
6.根据权利要求1的防闩锁电路，其特征在于，所述控制电路设置在所述第一供电电压和所述第一晶体管之间以及第二供电电压和所述第二晶体管之间，包括第一比较模块、第一开关模块、第二比较模块和第二开关模块，
所述第一比较模块用于在第一控制电压超出预设的第一范围时输出用于使第一开关模块关断的第一开关信号；
第一开关模块用于在接收到第一开关信号时将第一供电电压与第一晶体管断开；
所述第二比较模块用于在第二控制电压超出预设的第二范围时输出用于使第二开关模块关断的第二开关信号；
第二开关模块用于在接收到第二开关信号时将第二供电电压与第二晶体管断开。
7.根据权利要求6所述的防闩锁电路，其特征在于，所述第一比较模块为第一比较器，所述第一开关模块为第一开关管；所述第二比较模块为第二比较器，所述第二开关模块为第二开关管；
所述第一比较器的第一输入端接收第一控制电压，第二输入端接收第一参考电压，输出端与所述第一开关管的控制端连接；
所述第一开关管的第一端接收第一供电电压，第二端与所述第一晶体管的第一端连接；
所述第二比较器的第一输入端接收第二控制电压，第二输入端接收第二参考电压，输出端与所述第二开关管的控制端连接；
所述第二开关管的第一端接收第二供电电压，第二端与所述第二晶体管的第一端连接。
8.根据权利要求7所述的防闩锁电路，其特征在于，所述第一开关管为PMOS晶体管，所述第二开关管为NMOS晶体管。
9.根据权利要求1所述的防闩锁电路，其特征在于，所述第一晶体管为PNP型晶体管，所述第二晶体管为NPN型晶体管。
10.根据权利要求9所述的防闩锁电路，其特征在于，所述第一供电电压大于第二供电电压。
11.一种集成电路，包括如权利要求1-10中任一项所述的防闩锁电路。
CN201810227939.XA 2018-03-20 2018-03-20 防闩锁电路及集成电路 Active CN108270422B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201810227939.XA CN108270422B (zh) 2018-03-20 2018-03-20 防闩锁电路及集成电路
KR1020197038599A KR102230214B1 (ko) 2018-03-20 2019-03-19 래치업 방지 회로 및 집적 회로
PCT/CN2019/078701 WO2019179432A1 (zh) 2018-03-20 2019-03-19 防闩锁电路及集成电路
US16/628,017 US20200220532A1 (en) 2018-03-20 2019-03-19 Circuit for preventing latch-up and integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810227939.XA CN108270422B (zh) 2018-03-20 2018-03-20 防闩锁电路及集成电路

Publications (2)

Publication Number Publication Date
CN108270422A true CN108270422A (zh) 2018-07-10
CN108270422B CN108270422B (zh) 2024-07-12

Family

ID=62775237

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810227939.XA Active CN108270422B (zh) 2018-03-20 2018-03-20 防闩锁电路及集成电路

Country Status (4)

Country Link
US (1) US20200220532A1 (zh)
KR (1) KR102230214B1 (zh)
CN (1) CN108270422B (zh)
WO (1) WO2019179432A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110060720A (zh) * 2019-04-08 2019-07-26 苏州汇峰微电子有限公司 动态随机存储器的晶体管闩锁预防系统
WO2019179432A1 (zh) * 2018-03-20 2019-09-26 北京集创北方科技股份有限公司 防闩锁电路及集成电路

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473282B1 (en) * 1999-10-16 2002-10-29 Winbond Electronics Corporation Latch-up protection circuit for integrated circuits biased with multiple power supplies and its method
CN101034882A (zh) * 2006-03-06 2007-09-12 阿尔特拉公司 带有闩锁抑制的可调节晶体管衬底偏置发生电路
US20090174470A1 (en) * 2008-01-09 2009-07-09 Winbond Electronics Corp. Latch-up protection device
CN102055461A (zh) * 2009-11-05 2011-05-11 上海宏力半导体制造有限公司 防止闩锁的电路和方法
CN102064813A (zh) * 2009-11-18 2011-05-18 上海宏力半导体制造有限公司 防止闩锁的电路
CN105680675A (zh) * 2014-12-03 2016-06-15 快捷半导体(苏州)有限公司 为多开关电路提供电压的电路和方法
CN208001272U (zh) * 2018-03-20 2018-10-23 北京集创北方科技股份有限公司 防闩锁电路及集成电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7773442B2 (en) * 2004-06-25 2010-08-10 Cypress Semiconductor Corporation Memory cell array latchup prevention
KR100578648B1 (ko) * 2004-12-30 2006-05-11 매그나칩 반도체 유한회사 디씨-디씨 컨버터의 래치-업 방지회로
CN102055460A (zh) * 2009-11-05 2011-05-11 上海宏力半导体制造有限公司 防止闩锁的电路和方法
US8685800B2 (en) * 2012-07-27 2014-04-01 Freescale Semiconductor, Inc. Single event latch-up prevention techniques for a semiconductor device
CN104753055B (zh) * 2015-04-17 2018-01-26 上海华虹宏力半导体制造有限公司 静电释放保护电路
CN108270422B (zh) * 2018-03-20 2024-07-12 北京集创北方科技股份有限公司 防闩锁电路及集成电路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473282B1 (en) * 1999-10-16 2002-10-29 Winbond Electronics Corporation Latch-up protection circuit for integrated circuits biased with multiple power supplies and its method
CN101034882A (zh) * 2006-03-06 2007-09-12 阿尔特拉公司 带有闩锁抑制的可调节晶体管衬底偏置发生电路
US20090174470A1 (en) * 2008-01-09 2009-07-09 Winbond Electronics Corp. Latch-up protection device
CN102055461A (zh) * 2009-11-05 2011-05-11 上海宏力半导体制造有限公司 防止闩锁的电路和方法
CN102064813A (zh) * 2009-11-18 2011-05-18 上海宏力半导体制造有限公司 防止闩锁的电路
CN105680675A (zh) * 2014-12-03 2016-06-15 快捷半导体(苏州)有限公司 为多开关电路提供电压的电路和方法
CN208001272U (zh) * 2018-03-20 2018-10-23 北京集创北方科技股份有限公司 防闩锁电路及集成电路

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
HUI-WEN TSAI等: "Active Guard Ring to Improve Latch-Up Immunity", 《IEEE TRANSACTIONS ON ELECTRON DEVICES》, vol. 61 *
殷万军等: "dVss/dt触发N阱CMOS器件闩锁失效的研究", 《微电子学》, no. 2 *
程晓洁: "基于低压差电源稳压器的CMOS过流保护电路设计", 《中国优秀硕士学位论文全文数据库（信息科技辑）》, no. 9 *
贾琼;孟坚;: "CMOS闩锁效应的研究及其几种预防措施", 电脑知识与技术, no. 25 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019179432A1 (zh) * 2018-03-20 2019-09-26 北京集创北方科技股份有限公司 防闩锁电路及集成电路
CN110060720A (zh) * 2019-04-08 2019-07-26 苏州汇峰微电子有限公司 动态随机存储器的晶体管闩锁预防系统

Also Published As

Publication number Publication date
US20200220532A1 (en) 2020-07-09
CN108270422B (zh) 2024-07-12
KR20200011984A (ko) 2020-02-04
KR102230214B1 (ko) 2021-03-22
WO2019179432A1 (zh) 2019-09-26

Similar Documents

Publication Publication Date Title
CN104319275B (zh) 静电放电保护电路
CN104701312B (zh) 静电保护电路以及半导体集成电路装置
CN103684294B (zh) 差动输出电路及半导体器件
CN102611087B (zh) 静电放电保护电路
CN101641777B (zh) 半导体装置及偏压产生电路
CN109713916A (zh) 通过控制信号放大控硅整流器动态触发和关断
US8946943B2 (en) High side switch
CN106935573B (zh) 静电放电防护装置及其操作方法
CN102545782A (zh) 晶体振荡装置以及半导体装置
TWI520458B (zh) 靜電放電箝制電路與靜電放電箝制方法
CN108768381B (zh) Gpio电路及芯片
US10826290B2 (en) Electrostatic discharge (ESD) protection for use with an internal floating ESD rail
US11876089B2 (en) Electrostatic discharge (ESD) protection for CMOS circuits
CN108270422A (zh) 防闩锁电路及集成电路
CN104867922B (zh) 半导体集成电路装置以及使用该装置的电子设备
CN208001272U (zh) 防闩锁电路及集成电路
CN102227808B (zh) 静电放电保护电路
TW202320287A (zh) 靜電放電保護電路
JP2023547187A (ja) シュミットトリガー
CN109787597A (zh) 负载开关栅极保护电路
CN110311667A (zh) 一种带端口电压保护电路的端口电路
CN103378085B (zh) 一种集成电路的保护方法、电路及集成电路
CN110120659A (zh) 静电放电保护装置
CN109216344A (zh) 具低压基极触发静电电流放电电路的高压静电保护电路
TW200903995A (en) ESD detection circuit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant