CN110311667A - 一种带端口电压保护电路的端口电路 - Google Patents

Abstract

本发明公开了一种带端口电压保护电路的端口电路，涉及集成电路领域，本申请在常规的端口电路中在驱动晶体管和端口之间串联一个端口保护晶体管，端口保护晶体管内的PN结在端口为负电压时处于反偏状态从而保护端口保护晶体管自身不被损坏，同时端口保护晶体管在端口为负电压时截止从而将驱动晶体管与端口隔离开，从而保护驱动晶体管不受到端口的负电压的损坏，使得电路能够在负压结束后正常工作，而且该保护电路不仅适用于开漏结构，也适用于开集结构，通用性好。

Description

一种带端口电压保护电路的端口电路

技术领域

本发明涉及集成电路领域，尤其是一种带端口电压保护电路的端口电路。

背景技术

在集成电路设计中，经常会用到开漏(open drain)或开集(open collector)结构来作为端口的上拉下拉电路，以开漏结构作为上拉下拉电路为例，常见的电路如图1所示，电阻R1连接至电源VDD，电阻R1另一端连接至NMOS管N1的漏极并与端口PAD相连，NMOS管N1的衬底与源极相连接至地GND，NMOS管N1的栅极连接控制信号EN。当控制信号EN为高电平时，NMOS管N1导通，导通电阻可以忽略不计，此时端口PAD上的电位被NMOS管N1拉至GND，电位为低；当控制信号EN为低电平时，NMOS管N1截至，可认为关断，此时端口PAD上的电位被上拉至VDD，电位为高。

图1是目前开漏结构作为上拉下拉电路的基本形式，结构简单、功能实用。但是，这种结构存在一些问题，使得其应用场景有限。比如，当端口PAD处产生一个负电压，由于NMOS管N1的漏极是直接与端口PAD相连，所以NMOS管N1的漏极电位也为负，但此时衬底与源极相连接至地，电位为0。根据NMOS的结构，我们可知，漏极与衬底之间存在一个PN结，当漏极为负电位，衬底为0电位时，此PN结正偏，且此时不存在限流电阻，所以PN结上电流很大，很容易将NMOS管N1烧毁，从而影响此开漏电路的功能。

发明内容

本发明人针对上述问题及技术需求，提出了一种带端口电压保护电路的端口电路，该端口电路通过在驱动晶体管和端口之间串联一个端口保护晶体管，可以避免端口产生负电压时对驱动晶体管的损坏。

本发明的技术方案如下：

一种带端口电压保护电路的端口电路，该端口电路包括受控制信号控制的驱动晶体管，驱动晶体管的控制端接收控制信号、第一端通过上拉电阻连接电源、第二端接地；驱动晶体管的第一端还通过端口保护晶体管连接到端口，端口保护晶体管内的PN结在端口为负电压时处于反偏状态，端口保护晶体管在端口为负电压时截止实现端口与驱动晶体管之间的隔离。

其进一步的技术方案为，端口保护晶体管为PMOS管，PMOS管的栅极通过限流电阻接地，PMOS管的衬底和源极相连并连接到驱动晶体管的第一端，PMOS管的漏极连接到端口，PMOS管的衬底和漏极之间形成有PN结，PN结在端口为负电压时处于反偏状态。

其进一步的技术方案为，PMOS管的源极和栅极之间串联有第一二极管，第一二极管的负极连接PMOS管的源极、正极连接PMOS管的栅极。

其进一步的技术方案为，上拉电阻与电源之间串联有第二二极管，的第二二极管的正极连接电源、负极连接上拉电阻，第二二极管实现端口与电源之间的隔离。

本发明的有益技术效果是：

本申请公开了一种带端口电压保护电路的端口电路，在常规的端口电路中在驱动晶体管和端口之间串联一个端口保护晶体管，端口保护晶体管内的PN结在端口为负电压时处于反偏状态从而保护端口保护晶体管自身不被损坏，同时端口保护晶体管在端口为负电压时截止，从而隔绝端口的负电压对驱动晶体管的损坏，这种结构可以保护驱动晶体管不受到端口的负电压的损坏，使得电路能够在负压结束后正常工作。而且该保护电路不仅适用于开漏结构，也适用于开集结构，通用性好。

本申请采用PMOS管作为端口保护晶体管串联，PMOS管的栅极通过限流电阻接地，同时在PMOS管的栅极和源极之间串联二极管，该二极管和限流电阻配和工作可以在端口产生正的大电压时保护PMOS管的栅极。

另外本申请在上拉电阻和电源之间还串联有二极管，该二极管可以避免端口产生正的大电压时对电源造成的干扰。

附图说明

图1是常规的开漏结构的电路结构示意图。

图2是本申请的端口电路实现为开漏结构时的电路结构示意图。

图3是本申请的端口电路实现为开漏结构时的另一电路结构示意图。

图4是本申请的端口电路实现为开漏结构时的另一电路结构示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请公开了一种带端口电压保护电路的端口电路，请参考图2，该端口电路包括受控制信号EN控制的驱动晶体管N1，驱动晶体管N1的控制端接收控制信号EN、第一端通过上拉电阻R1连接电源VDD、第二端接地GND。当该端口电路实现为开漏结构时，该驱动晶体管N1为NMOS管，NMOS管的栅极作为控制端接收控制信号EN，NMOS管的漏极作为第一端连接上拉电阻R1，NMOS管的衬底和源极相连并作为第二端接地GND，如图2以这种情况为例。当该端口电路实现为开集结构时，该驱动晶体管N1为NPN型三极管，NPN型三极管的基极作为控制端接收控制信号EN，NPN型三极管的集电极作为第一端连接上拉电阻R1，NPN型三极管的发射极作为第二端接地GND。开集结构和开漏结构具有相似性和共通性，因此本申请仅以图2示出的开漏结构为例介绍电路结构，该电路结构同样适用于开集结构。

驱动晶体管N1的第一端还通过端口保护晶体管P1连接到端口PAD。该端口保护晶体管P1在正常情况下导通，相当于导线，使得端口PAD与驱动晶体管N1的第一端相连，实现与图1相同的功能。当端口PAD产生负电压时，端口保护晶体管P1内的PN结在端口PAD为负电压时处于反偏状态，且此时端口保护晶体管P1截止从而实现端口PAD与驱动晶体管N1的隔离，达到保护驱动晶体管N1的目的。

在本申请中，如图2所示，端口保护晶体管P1由PMOS管实现，PMOS管P1的栅极通过限流电阻R2接地GND，PMOS管P1的衬底和源极相连并连接到驱动晶体管N1的第一端，PMOS管P1的漏极连接到端口PAD，PMOS管的衬底和漏极之间形成有PN结。由于PMOS管P1的栅极接地，因此正常情况下PMOS管P1导通，相当于导线，与图1所示的开漏结构一样，能实现相同的功能。但当端口PAD产生负电压时，PMOS管P1的漏极也为负电平，此时PMOS管P1的衬底和源极相连，其电平近似为0，由于衬底电位近似为0、漏极为负电位，因此PMOS管的衬底和漏极之间的PN结处于反偏状态，不会产生大电流进而使得PMOS管P1损坏，且同时如果PMOS管P1耐压能力足够，此PN结也不会被击穿。此时PMOS管P1的漏极为负电平、栅极电位为0，PMOS管P1截止，端口PAD上的负电位无法通过PMOS管P1传递到驱动晶体管N1的漏极，从而保护了驱动晶体管N1、保护了整个开漏结构。

考虑到在实际应用时，当端口PAD产生大的正电压时，PMOS管P1的漏极的电位跟随端口PAD的电压，源极的电位跟随漏极，栅极电位为0，此时栅源之间的压差很大，普通薄栅工艺下的MOS管的栅极耐压有限，当栅源压差过大时，栅极容易击穿导致MOS管失去功能。为了避免出现这种情况，本申请在用作端口保护晶体管的PMOS管P1的源极和栅极之间串联有第一二极管D1，如图3所示，第一二极管D1的负极连接PMOS管P1的源极、正极连接PMOS管P1的栅极。当PMOS管P1的源极的电位远高于栅极的电位时，第一二极管D1反向击穿，由于存在限流电阻R2，因此当第一二极管D1反向击穿时，流经第一二极管D1的电流可以被限制到使得第一二极管D1烧毁的电流以下，从而可以避免第一二极管D1的损坏。此时PMOS管P1的栅极的电压为源极的电压减去第一二极管D1的反向击穿电压V_D1，则此时PMOS管P1的栅源之间的压差即为V_D1，通过选择合适的第一二极管D1可以减小PMOS管P1的栅源之间的压差，从而保护PMOS管P1的栅极。

此外，由于PMOS管P1的漏极的电位跟随端口PAD的电压，源极的电位跟随漏极，因此当端口PAD的电压过大时，PMOS管P1的源极的电压也过大。由于PMOS管P1的源极通过上拉电阻R1与电源VDD相连，其电压值大于电源VDD的话，则会对电源VDD充电，从而影响电源VDD的精度，因此本申请在上拉电阻R1与电源VDD之间串联有第二二极管D2，第二二极管D2的正极连接电源VDD、负极连接上拉电阻R1，由于此时第二二极管D2的负极电位大于正极电位，因此第二二极管D2反偏，通过选择合适的第二二极管D2可以隔离PMOS管P1的源极的电位对电源VDD的影响，从而隔离端口PAD对电源VDD造成的干扰。

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (4)

1.一种带端口电压保护电路的端口电路，其特征在于，所述端口电路包括受控制信号控制的驱动晶体管，所述驱动晶体管的控制端接收所述控制信号、第一端通过上拉电阻连接电源、第二端接地；所述驱动晶体管的第一端还通过端口保护晶体管连接到端口，所述端口保护晶体管内的PN结在所述端口为负电压时处于反偏状态，所述端口保护晶体管在所述端口为负电压时截止实现所述端口与所述驱动晶体管之间的隔离。

2.根据权利要求1所述的端口电路，其特征在于，所述端口保护晶体管为PMOS管，所述PMOS管的栅极通过限流电阻接地，所述PMOS管的衬底和源极相连并连接到所述驱动晶体管的第一端，所述PMOS管的漏极连接到所述端口，所述PMOS管的衬底和漏极之间形成有PN结，所述PN结在所述端口为负电压时处于反偏状态。

3.根据权利要求2所述的端口电路，其特征在于，所述PMOS管的源极和栅极之间串联有第一二极管，所述第一二极管的负极连接所述PMOS管的源极、正极连接所述PMOS管的栅极。

4.根据权利要求1-3任一所述的端口电路，其特征在于，所述上拉电阻与所述电源之间串联有第二二极管，所述的第二二极管的正极连接所述电源、负极连接所述上拉电阻，所述第二二极管实现所述端口与所述电源之间的隔离。