CN113031684A - 一种适用于低压的电压钳位装置 - Google Patents

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    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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Abstract

一种适用于低压的电压钳位装置，通过钳位低电平输出管与钳位高电平输出管形成互为正反馈连接，所述钳位高电平输出管的高电平输出端通过第一电阻连接电源电压端，能够在较低的电源电压下正常工作，即所述电源电压只需不低于所述钳位低电平输出管与所述钳位高电平输出管中阈值电压最大者即可，而不再需要大于两者阈值电压之和。

Description

一种适用于低压的电压钳位装置
技术领域
本发明涉及电压钳位技术，特别是一种适用于低压的电压钳位装置，通过钳位低电平输出管与钳位高电平输出管形成互为正反馈连接，所述钳位高电平输出管的高电平输出端通过第一电阻连接电源电压端，能够在较低的电源电压下正常工作，即所述电源电压只需不低于所述钳位低电平输出管与所述钳位高电平输出管中阈值电压最大者即可，而不再需要大于两者阈值电压之和。
背景技术
钳位电路的作用是将周期性变化的波形的顶部或底部保持在某一确定的直流电平上，并保持原波形形状不变。图1和图2分别表示钳位高(电平)电路(Tie-high)和钳位低(电平)电路(Tie-low)。如图1所示一种Tie-high电路，当电源电压VDD增加到第一NMOS管M0和第二PMOS管(第二PMOS输出管)M1的阈值电压之和时，M0相当于Diode(二极管)钳位M1的Gate(栅极)使M1导通，将M1的漏极输出钳位(Tie)到电源电压VDD，实现Tie-high功能，即M1的漏极输出为High。如图2所示的一种Tie-low电路，其与图1同理，图2中的第三PMOS管M2钳位第四NMOS管(第四NMOS输出管)M3的Gate(栅极)使M3导通，将M3漏极输出钳位(Tie)到接地端GND，实现Tie-low功能，即M3漏极输出为Low。从图1和图2可知，电源电压VDD必须大于NMOS管(M0或M3)和PMOS管(M1或M2)阈值电压之和才能正常工作，也就是说当电源电压VDD低于PMOS管和NMOS管的阈值电压之和时，可能导致Tie-high/Tie-off电路输出高阻状态，出现功能异常。另外，输出管的Gate是由Diode钳位到电源电压VDD或接地端GND，易受干扰。本发明人认为，如果使钳位低电平输出管与钳位高电平输出管形成互为正反馈连接，所述钳位高电平输出管的高电平输出端通过第一电阻连接电源电压端，则能够在较低的电源电压下正常工作，即所述电源电压只需不低于所述钳位低电平输出管与所述钳位高电平输出管中阈值电压最大者即可，而不再需要大于两者阈值电压之和。有鉴于此，本发明人完成了本发明。
发明内容
本发明针对现有技术中存在的缺陷或不足，提供一种适用于低压的电压钳位装置，通过钳位低电平输出管与钳位高电平输出管形成互为正反馈连接，所述钳位高电平输出管的高电平输出端通过第一电阻连接电源电压端，能够在较低的电源电压下正常工作，即所述电源电压只需不低于所述钳位低电平输出管与所述钳位高电平输出管中阈值电压最大者即可，而不再需要大于两者阈值电压之和。
本发明的技术方案如下：
一种适用于低压的电压钳位装置，其特征在于，包括钳位低电平输出管和钳位高电平输出管，所述钳位低电平输出管与所述钳位高电平输出管形成互为正反馈连接，所述钳位高电平输出管的高电平输出端通过第一电阻连接电源电压端。
所述钳位低电平输出管为第四NMOS管，所述钳位高电平输出管为第五PMOS管，所述第四NMOS管的漏极分别连接所述第五PMOS管的栅极和低电平输出端，所述第五PMOS管的漏极为高电平输出端，所述高电平输出端连接所述第四NMOS管的栅极，所述第五PMOS管的源极连接电源电压端，所述第四NMOS管的源极连接接地端。
所述第四NMOS管的阈值电压小于电源电压，所述第五PMOS管的阈值电压也小于所述电源电压。
当所述电源电压大于所述第四NMOS管的阈值电压时，所述电源电压通过所述第一电阻将所述第四NMOS管的栅压上拉至所述电源电压而使所述第四NMOS管导通，所述低电平输出端通过所述第四NMOS管接地而输出低电平，所述低电平作用于所述第五PMOS管的栅极，当所述电源电压大于所述第五PMOS管的阈值电压时，这时所述第五PMOS管导通，所述高电平输出端通过所述第五PMOS管连接所述电源电压端而输出高电平。
本发明的技术效果如下：本发明一种适用于低压的电压钳位装置，利用输出高电平High和低电平Low的逻辑关系，将Tie-high钳位高(电平)输出管和Tie-low钳位低(电平)输出管构成正反馈，即可实现Tie-high/Tie-low功能。这样能够实现在更低的电源电压下保证整个电路功能正常，同时还能够节省两个器件(例如现有技术图1的Tie-high电路中第一NMOS管，和图2的Tie-low电路中的第三PMOS管)，并且具有较强的抗干扰能力。
附图说明
图1是现有技术中的一种钳位高电平电路示意图。
图2是现有技术中的一种钳位低电平电路示意图。
图3是实施本发明一种适用于低压的电压钳位装置电路结构示意图。
附图标记列示如下：VDD-电源电压或电源电压端；GND-接地端；M0-第一NMOS管；M1-第二PMOS管；M2-第三PMOS管；M3-第四NMOS管(钳位低电平输出管)；M4-第五NMOS管(钳位高电平输出管)；M5-第六PMOS管；High-高电平输出端或高电平；Low-低电平输出端或低电平；R1-第一电阻。
具体实施方式
下面结合附图(图3)对本发明进行说明。
图3是实施本发明一种适用于低压的电压钳位装置电路结构示意图。如图3所示，一种适用于低压的电压钳位装置，包括钳位低电平输出管和钳位高电平输出管，所述钳位低电平输出管与所述钳位高电平输出管形成互为正反馈连接，所述钳位高电平输出管的高电平输出端High通过第一电阻R1连接电源电压端VDD。所述钳位低电平输出管为第四NMOS管M3，所述钳位高电平输出管为第五PMOS管M4，所述第四NMOS管M3的漏极分别连接所述第五PMOS管M4的栅极和低电平输出端Low，所述第五PMOS管M4的漏极为高电平输出端High，所述高电平输出端High连接所述第四NMOS管M3的栅极，所述第五PMOS管M4的源极连接电源电压端VDD，所述第四NMOS管M3的源极连接接地端GND。所述第四NMOS管M3的阈值电压小于电源电压VDD，所述第五PMOS管M4的阈值电压也小于所述电源电压VDD。
当所述电源电压VDD大于所述第四NMOS管M3的阈值电压时，所述电源电压VDD通过所述第一电阻R1将所述第四NMOS管M3的栅压上拉至所述电源电压VDD而使所述第四NMOS管M3导通，所述低电平输出端Low通过所述第四NMOS管M3接地而输出低电平Low，所述低电平Low作用于所述第五PMOS管M4的栅极，当所述电源电压VDD大于所述第五PMOS管M4的阈值电压时，这时所述第五PMOS管M4导通，所述高电平输出端High通过所述第五PMOS管M5连接所述电源电压端VDD而输出高电平High。
如图3所示，利用输出High和Low的逻辑关系,将Tie-high和Tie-low输出管构成正反馈，即可实现Tie-high/Tie-low功能，节省两个器件并且具有较强的抗干扰能力。增加置位电阻R1，当VDD增加到大于M4阈值电压时，电源通过电阻R1将M4管Gate上拉至电源，M4输出被Tie-low，进而使得M5管导通，M5输出被Tie-high，实现Tie-high/Tie-low功能。所以电源电压VDD只需增加到M4和M5中最大的阈值电压时，就可以保证整个电路功能正常，从而实现在更低的电源电压下实现Tie-high/Tie-low功能，保证整个电路的相关功能正常。同时，本发明与现有技术相比，节省两个器件并且具有较强的抗干扰能力。
在此指明，以上叙述有助于本领域技术人员理解本发明创造，但并非限制本发明创造的保护范围。任何没有脱离本发明创造实质内容的对以上叙述的等同替换、修饰改进和/或删繁从简而进行的实施，均落入本发明创造的保护范围。

Claims (4)

1.一种适用于低压的电压钳位装置，其特征在于，包括钳位低电平输出管和钳位高电平输出管，所述钳位低电平输出管与所述钳位高电平输出管形成互为正反馈连接，所述钳位高电平输出管的高电平输出端通过第一电阻连接电源电压端。
2.根据权利要求1所述的适用于低压的电压钳位装置，其特征在于，所述钳位低电平输出管为第四NMOS管，所述钳位高电平输出管为第五PMOS管，所述第四NMOS管的漏极分别连接所述第五PMOS管的栅极和低电平输出端，所述第五PMOS管的漏极为高电平输出端，所述高电平输出端连接所述第四NMOS管的栅极，所述第五PMOS管的源极连接电源电压端，所述第四NMOS管的源极连接接地端。
3.根据权利要求2所述的适用于低压的电压钳位装置，其特征在于，所述第四NMOS管的阈值电压小于电源电压，所述第五PMOS管的阈值电压也小于所述电源电压。
4.根据权利要求2所述的适用于低压的电压钳位装置，其特征在于，当所述电源电压大于所述第四NMOS管的阈值电压时，所述电源电压通过所述第一电阻将所述第四NMOS管的栅压上拉至所述电源电压而使所述第四NMOS管导通，所述低电平输出端通过所述第四NMOS管接地而输出低电平，所述低电平作用于所述第五PMOS管的栅极，当所述电源电压大于所述第五PMOS管的阈值电压时，这时所述第五PMOS管导通，所述高电平输出端通过所述第五PMOS管连接所述电源电压端而输出高电平。
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