CN1825765A - 接高及接低电路、系统及相关的半导体装置 - Google Patents

接高及接低电路、系统及相关的半导体装置 Download PDF

Info

Publication number
CN1825765A
CN1825765A CNA2006100031607A CN200610003160A CN1825765A CN 1825765 A CN1825765 A CN 1825765A CN A2006100031607 A CNA2006100031607 A CN A2006100031607A CN 200610003160 A CN200610003160 A CN 200610003160A CN 1825765 A CN1825765 A CN 1825765A
Authority
CN
China
Prior art keywords
low
connects
output
coupled
connect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006100031607A
Other languages
English (en)
Other versions
CN100547926C (zh
Inventor
陈克明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1825765A publication Critical patent/CN1825765A/zh
Application granted granted Critical
Publication of CN100547926C publication Critical patent/CN100547926C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种接高及接低电路、系统及相关的半导体装置，具体涉及一锁定信号逻辑状态以接高及接低电路，包含：一再生装置，电性耦接至一接高输出和一接低输出；至少一第一电子装置电性耦接至一高电压和该接高输出，以及至少一第二电子装置电性耦接至一低电压和该接低输出。本发明所述接高及接低电路、系统及相关的半导体装置，增加了电路单纯度和静电放电容许度。

Description

接高及接低电路、系统及相关的半导体装置
技术领域
本发明通常相关于一集成电路设计，特别是相关于一锁定集成电路的至少一信号至固定逻辑状态的接高(tie-high)-接低(tie-low)系统。
背景技术
一集成电路应用并不总是需要使用全部的输入信号。不被使用的输入应该被锁在一稳定的逻辑状态，而且不应该是任其浮动(floating)。因为不可预期的或者中间逻辑状态的输入，可能影响逻辑而造成不可预期且无可挽救的结果。这是集成电路设计者努力除去的主要的课题。
因此，一些小电路设置于集成电路之内以增进稳定度。该等小电路有至少二输出：一接高且一接低。这些电路被用来将集成电路输入固定于一高的状态或一低的状态。通过设置这些电路，不被使用的输入会被锁在一稳定的逻辑状态。
然而，各种不同的议题在这些电路的传统设计中存在。举例来说，很多种这些电路包含至少四个晶体管，这在集成电路中占用珍贵的空间而且可能需要额外又昂贵的生产步骤。另外有许多种这些电路的设计包含三个晶体管，但是如此的设计一般限制了对静电放电(ESD)的容许度。
因此，在集成电路设计的技术中，需要一些增加ESD容许度的更小电路，用来将一不用的集成电路输入接高或接低。
发明内容
本发明所述电路被建构来提供接高和接低输出，其具有永远为高及永远为低的信号线来锁定不使用的输入的逻辑状态。一接高-接低电路，其有接高和接低输出，并包含一再生装置耦接于接高和接低输出中间，和至少一PMOS(P型金属氧化物半导体)装置和一NMOS(N型金属氧化物半导体)装置分别地耦接到一高电压和一低电压。一二极管，一NMOS装置和一PMOS装置在三个例子中被用来作为再生装置。
本发明是这样实现的：
本发明提供一接高及接低电路，用以锁定信号逻辑状态，包含：一再生装置，电性耦接至一接高输出和一接低输出；至少一第一电子装置电性耦接至一高电压和该接高输出，以及至少一第二电子装置电性耦接至一低电压和该接低输出。
本发明所述的接高及接低电路，该第一电子装置为一PMOS晶体管，其源极电性耦接于该高电压，且该第二电子装置为一NMOS晶体管，其源极电性耦接到该低电压；该接低输出控制该PMOS装置，该接高输出控制该NMOS装置。
本发明所述的接高及接低电路，该再生装置包含至少一二极管，其包括一阴极和一阳极分别地耦接到该接高输出和该接低输出。
本发明所述的接高及接低电路，该再生装置包含一NMOS晶体管，其源极耦接于该接高输出，且其漏极和栅极均耦接于该接低输出。
本发明所述的接高及接低电路，该再生装置包含一PMOS晶体管，其源极耦接于该接低输出，且其漏极和栅极均耦接于该接高输出。
本发明还提供一接高及接低系统，用以锁定集成电路的至少一信号至逻辑状态，包含：一接高输出，其有一第一信号为相对的高电压；一接低输出，其有一第二信号为相对的低电压；一再生装置，电性耦接于该接高及接低输出；至少一PMOS晶体管，其源极电性耦接到集成电路的一高供给电压且其漏极电性耦接到该接高输出；以及至少一NMOS晶体管，其源极电性耦接到集成电路的一低供给电压且其漏极电性耦接到该接低输出。
本发明所述的接高及接低系统，该接低输出控制PMOS装置的一栅极，且该接高输出控制NMOS装置的一栅极。
本发明所述的接高及接低系统，该再生装置包含至少一二极管，其包括一阴极及一阳极，分别耦接到该接高输出和该接低输出。
本发明所述的接高及接低系统，该再生装置包含至少一NMOS晶体管，其源极耦接于该接高输出，且其漏极和栅极均耦接于该接低输出。
本发明所述的接高及接低系统，该再生装置包含至少一PMOS晶体管，其源极耦接于该接低输出，且其漏极和栅极均耦接于该接高输出。
本发明又提供一半导体装置，所述半导体装置包含：一集成电路，具有一或多个输入；一接高或接低电路，包含一接高输出，其有一第一信号为相对的高电压，以及一接低输出，其有一第二信号为相对的低电压；一再生的装置电性耦接于接高和接低输出之间，以及至少一第一电子装置电性耦接到一高电压源以及该接高输出之间，以及一第二电子装置电性耦接到一低电压源以及该接低输出之间，其中至少一使用的输入被耦接到接高或接低电路的该接高或者接低的输出以借着再生装置锁定逻辑状态。
本发明所述的半导体装置，该第一电子装置是一PMOS晶体管且该第二电子装置是一NMOS晶体管；该PMOS晶体管其源极耦接于集成电路的VDD，且其漏极耦接于该接高输出，而且NMOS晶体管其源极耦接于集成电路的VSS，其漏极耦接于该接低输出，且其栅极耦接于该PMOS晶体管的漏极。
本发明所述的半导体装置，该再生装置包含至少一二极管，其包括一阴极和一阳极，分别地耦接到该接高输出和该接低输出。
本发明所述的半导体装置，该再生装置包含至少一NMOS晶体管，其源极耦接于该接高输出，其漏极耦接于该接低输出。
本发明所述的半导体装置，该再生装置包含至少一PMOS晶体管，其源极耦接于该接低输出，其漏极耦接于该接高输出。
本发明所述接高及接低电路、系统及相关的半导体装置，增加了电路单纯度和静电放电容许度。
附图说明
图1举例说明符合本发明的一实施例的一接高-接低电路100，其有一再生装置。
图2举例说明一电路200，其具有一永远为高的输出和一永远为低的输出。
图3举例说明一电路300，其具有一永远为高的输出和一永远为低的输出。
图4举例说明一电路400，其具有一永远为高的输出和一永远为低的输出。
图5举例说明一集成电路502的一未使用的输入500，其耦接于具有一再生装置的接高-接低电路504。
具体实施方式
下文将详述改善电路的ESD容许度，而且减少实际大小的电路和方法，其被使用来将一集成电路不使用的输入接高或低。
图1举例说明符合本发明的一实施例的一接高一接低电路100，其有一再生装置。PMOS晶体管102的源极电性耦接到VDD，且PMOS晶体管102的漏极电性耦接到一有一永远为高的信号接高输出106，而且更进一步电性耦接到MOS晶体管104的栅极。这二晶体管分别被视为电路100的接高和接低晶体管。NMOS晶体管104的源极电性耦接到VSS，而且NMOS晶体管104的漏极电性耦接到PMOS晶体管102的栅极而且进一步连接一有永远为低信号的接低输出108。在一标准的实施例中，永远为高和永远为低的输出可能分别是电路的操作电压和地电压。由于不连接任何晶体管栅极到VDD或VSS，提供了额外的ESD安全性。在操作中时，电路100可容易送出所需的输出值。当PMOS晶体管102被致能时，其提供接高输出，而且当NMOS晶体管104它被致能时，其提供接低输出。然而，因为任何的不稳定都可能简短地将栅极之一接到错误的偏压，晶体管可能被关掉，缘此导致在输出端的偏压是无法决定的。一半导体装置，例如一晶体管或一二极管，能被当作一再生电路以于任何此种烦人的事件后建立一正确的偏压。值得注意的是，相对于如前文所述将再生电路连接于VDD或者VSS，再生电路将被连接到接高和接低晶体管的栅极，这将提供额外的ESD安全效果。参考图1，一再生电路110被连接在接高输出106和接低输出108之间。因为再生电路110自然地具极性，它在正常的操作中本质上为惰性。回应一干扰事件，再生电路110将会引导一意外的正电荷从接低输出108到接高输出106，或它将会引导一意外的负电荷从接高输出106到接低输出108。这组行动会自动地重建正确偏压和正确输出。
一如此的再生电路的特定例子在图2至图4中被举例。图2举例说明一电路200，其具有一永远为高的输出和一永远为低的输出。PMOS晶体管202的源极被连接到VDD，而且PMOS晶体管202的漏极被连接到NMOS晶体管204的栅极而且进一步连接到有一永远为高信号的接高输出206。NMOS晶体管204的源极电性被耦接到VSS，而且NMOS晶体管204的漏极被连接到PMOS晶体管202的栅极而且进一步连接到有一永远为低信号的接低输出208。由于不连接任何晶体管栅极到VDD或VSS，提供了额外的ESD安全性。在操作时，电路200容易递送所需的输出值。然而，因为任何的不稳定都可能简短地将栅极之一接到错误的偏压，晶体管可能被关掉，缘此导致在输出端的偏压是无法决定的。相对于如前文所述将再生电路连接于VDD或者VSS，本发明连接一再生电路210于接高输出206和接低输出208之间。如图2所示，再生电路210是一简单的二极管，阴极被连接到接高输出206且阳极被连接到接低输出208。因为再生电路210自然具极性，它在正常的操作中是惰性的。回应一干扰事件，像是PMOS晶体管202栅极上，同时也是接低输出208上的一正电荷，再生电路210将会引导该意外的正电荷从接低输出208到接高输出206。此行动自动地重建正确的偏压：在接低输出208上形成一负偏压，以及在接高输出206上形成一正偏压。
在一ESD动作中，一正电荷尝试从VDD行进到VSS。传统使用永远为高及永远为低的输出的电路中，ESD电流的路径包括一栅氧化物击穿电压(Vbk)和一临限电压(Vt)。在这一例子中，ESD电流的路径包括栅氧化物击穿电压两者的晶体管(2xVbk)和二极管(Vf)的前向电压。因此，通过现在的发明，有一比较大的ESD启动电压，而提高ESD容许度。
图3举例说明一电路300，其具有一永远为高的输出和一永远为低的输出。PMOS晶体管302的源极被连接到VDD，而且PMOS晶体管302的漏极被连接到NMOS晶体管304的栅极而且进一步连接到有一永远为高信号的接高输出306。NMOS晶体管304的源极被连接到VSS，而且NMOS晶体管304的漏极被连接到PMOS晶体管302的栅极而且进一步连接到有一永远为低信号的接低输出308。如前文所述，由于不连接任何晶体管栅极到VDD或VSS，提供了额外的ESD安全性。在操作时，电路300容易递送所需的输出值。然而，因为任何的不稳定都可能简短地将栅极之一接到错误的偏压，晶体管可能被关掉，缘此导致在输出端的偏压是无法决定的。相对于如前文所述将再生电路连接于VDD或者VSS，本发明连接一再生电路310在接高输出306和接低输出308之间。如图3所示，再生电路310是一NMOS晶体管，源极被连接到接高输出306且漏极及栅极两者都连接到接低输出308。再生电路310自然具极性，因此，它在正常的操作中是惰性的。回应一干扰事件，像是PMOS晶体管302栅极上，也是接低输出308上的一正电荷，再生电路310将会引导该意外的正电荷从接低输出308到NMOS晶体管304的栅极，其与接高输出306连接。这组行动自动地重建正确的偏压：在接低输出308形成一负偏压，以及在接高输出306上形成一正偏压。
图4举例说明一电路400，其具有一永远为高的输出和一永远为低的输出。PMOS晶体管402的源极被连接到VDD，而且PMOS晶体管402的漏极被连接到NMOS晶体管404的栅极而且进一步连接到有一永远为高信号的接高输出406。NMOS晶体管404的源极被连接到VSS，而且NMOS晶体管404的漏极被连接到PMOS晶体管402的栅极而且进一步连接到有一永远为低信号的接低输出408。如前文所述，由于不连接任何晶体管栅极到VDD或VSS，提供了额外的ESD安全性。在操作时，电路400容易递送所需的输出值。然而，因为任何的不稳定都可能简短地将栅极之一接到错误的偏压，晶体管可能被关掉，缘此导致在输出端的偏压是无法决定的。相对于如前文所述将再生电路连接于VDD或者VSS，现在的发明连接一再生电路410在接高输出406和接低输出408之间。如图4所示，再生电路410是一PMOS晶体管，源极被连接到接低输出408且漏极和栅极连接接高输出406。因为再生电路410自然具极性，它在正常的操作中是惰性的。回应一干扰事件，像是NMOS晶体管404的栅极上，也就是接低输出408上的一负电荷，再生电路410将会引导该意外的负电荷从接高输出406到接低输出408。这一行动自动地重建正确的偏压：在接低输出408上形成一负偏压，以及在接高输出406形成一正偏压。
本发明通过提供一被连接到一永远为高的输出和一永远为低的输出之间的再生电路，来达成增加电路单纯度和静电放电(ESD)容许度的目的。基本的电路包括二晶体管和再生电路。再生电路包括一二极管或一晶体管。在上述三个例子中，再生电路在正常的操作中是惰性的。再生电路在启动时建立被设计的偏压并且在任何的干扰动作情况下重建该被设计的偏压。
图5举例说明一集成电路502的一未使用的输入500，其耦接于具有一再生装置的接高-接低电路504。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
102、202、302、402、410：PMOS晶体管
104、204、304、404、310：NMOS晶体管
106、206、306、406：接高输出
108、208、308、408：接低输出
502：集成电路
500：输入信号
504：接高-接低电路

Claims (15)

1.一接高及接低电路，其特征在于，用以锁定信号逻辑状态，包含：
一再生装置，电性耦接至一接高输出和一接低输出；
至少一第一电子装置电性耦接至一高电压和该接高输出，以及至少一第二电子装置电性耦接至一低电压和该接低输出。
2.根据权利要求1所述的接高及接低电路，其特征在于，该第一电子装置为一P型金属氧化物半导体晶体管，其源极电性耦接于该高电压，且该第二电子装置为一N型金属氧化物半导体晶体管，其源极电性耦接到该低电压；该接低输出控制该P型金属氧化物半导体装置，该接高输出控制该N型金属氧化物半导体装置。
3.根据权利要求2所述的接高及接低电路，其特征在于，该再生装置包含至少一二极管，其包括一阴极和一阳极分别地耦接到该接高输出和该接低输出。
4.根据权利要求2所述的接高及接低电路，其特征在于，该再生装置包含一N型金属氧化物半导体晶体管，其源极耦接于该接高输出，且其漏极和栅极均耦接于该接低输出。
5.根据权利要求2所述的接高及接低电路，其特征在于，该再生装置包含一P型金属氧化物半导体晶体管，其源极耦接于该接低输出，且其漏极和栅极均耦接于该接高输出。
6.一接高及接低系统，其特征在于，用以锁定集成电路的至少一信号至逻辑状态，包含：
一接高输出，其有一第一信号为相对的高电压；
一接低输出，其有一第二信号为相对的低电压；
一再生装置，电性耦接于该接高及接低输出；
至少一P型金属氧化物半导体晶体管，其源极电性耦接到集成电路的一高供给电压且其漏极电性耦接到该接高输出；以及
至少一N型金属氧化物半导体晶体管，其源极电性耦接到集成电路的一低供给电压且其漏极电性耦接到该接低输出。
7.根据权利要求6所述的接高及接低系统，其特征在于，该接低输出控制P型金属氧化物半导体装置的一栅极，且该接高输出控制N型金属氧化物半导体装置的一栅极。
8.根据权利要求6所述的接高及接低系统，其特征在于，该再生装置包含至少一二极管，其包括一阴极及一阳极，分别耦接到该接高输出和该接低输出。
9.根据权利要求6所述的接高及接低系统，其特征在于，该再生装置包含至少一N型金属氧化物半导体晶体管，其源极耦接于该接高输出，且其漏极和栅极均耦接于该接低输出。
10.根据权利要求6所述的接高及接低系统，其特征在于，该再生装置包含至少一P型金属氧化物半导体晶体管，其源极耦接于该接低输出，且其漏极和栅极均耦接于该接高输出。
11.一半导体装置，其特征在于，所述半导体装置包含：
一集成电路，具有一或多个输入；
一接高或接低电路，包含一接高输出，其有一第一信号为相对的高电压，以及一接低输出，其有一第二信号为相对的低电压；
一再生的装置电性耦接于接高和接低输出之间，以及
至少一第一电子装置电性耦接到一高电压源以及该接高输出之间，以及一第二电子装置电性耦接到一低电压源以及该接低输出之间，其中至少一使用的输入被耦接到接高或接低电路的该接高或者接低的输出以借着再生装置锁定逻辑状态。
12.根据权利要求11所述的半导体装置，其特征在于，该第一电子装置是一P型金属氧化物半导体晶体管且该第二电子装置是一N型金属氧化物半导体晶体管；该P型金属氧化物半导体晶体管其源极耦接于集成电路的VDD，且其漏极耦接于该接高输出，而且N型金属氧化物半导体晶体管其源极耦接于集成电路的VSS，其漏极耦接于该接低输出，且其栅极耦接于该P型金属氧化物半导体晶体管的漏极。
13.根据权利要求11所述的半导体装置，其特征在于，该再生装置包含至少一二极管，其包括一阴极和一阳极，分别地耦接到该接高输出和该接低输出。
14.根据权利要求11所述的半导体装置，其特征在于，该再生装置包含至少一N型金属氧化物半导体晶体管，其源极耦接于该接高输出，其漏极耦接于该接低输出。
15.根据权利要求11所述的半导体装置，其特征在于，该再生装置包含至少一P型金属氧化物半导体晶体管，其源极耦接于该接低输出，其漏极耦接于该接高输出。
CNB2006100031607A 2005-02-23 2006-02-20 接高及接低电路、系统及相关的半导体装置 Active CN100547926C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/064,362 2005-02-23
US11/064,362 US7221183B2 (en) 2005-02-23 2005-02-23 Tie-high and tie-low circuit

Publications (2)

Publication Number Publication Date
CN1825765A true CN1825765A (zh) 2006-08-30
CN100547926C CN100547926C (zh) 2009-10-07

Family

ID=36912021

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100031607A Active CN100547926C (zh) 2005-02-23 2006-02-20 接高及接低电路、系统及相关的半导体装置

Country Status (3)

Country Link
US (1) US7221183B2 (zh)
CN (1) CN100547926C (zh)
TW (1) TWI315940B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113031684A (zh) * 2019-12-24 2021-06-25 圣邦微电子（北京）股份有限公司 一种适用于低压的电压钳位装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10355116B4 (de) * 2003-11-24 2016-07-14 Infineon Technologies Ag Ein- und Ausgangsschaltung eines integrierten Schaltkreises, Verfahren zum Testen eines integrierten Schaltkreises sowie integrierter Schaltkreis mit einer solchen Ein- und Ausgangsschaltung
ATE517489T1 (de) * 2008-01-08 2011-08-15 Ericsson Telefon Ab L M Technik zur routenoptimierung in einem kommunikationsnetz
DE102008011091A1 (de) 2008-02-26 2009-09-03 Infineon Technologies Ag Verfahren und Vorrichtung zur Steuerung eines Speicherzugriffs sowie entsprechend ausgestalteter Halbleiterspeicher
US7949988B2 (en) * 2008-04-01 2011-05-24 Mediatek Inc. Layout circuit having a combined tie cell
US20090302885A1 (en) * 2008-06-06 2009-12-10 Jianan Yang Two transistor tie circuit with body biasing
US9601921B2 (en) * 2013-12-27 2017-03-21 International Business Machines Corporation Tie-off circuit with output node isolation for protection from electrostatic discharge (ESD) damage
US10339979B2 (en) * 2015-06-22 2019-07-02 Intel Corporation Secure protection block and function block system and method
JP6453732B2 (ja) 2015-09-11 2019-01-16 株式会社東芝 半導体集積回路
JP6407900B2 (ja) 2016-02-04 2018-10-17 株式会社東芝 半導体集積回路
JP2021101512A (ja) 2019-12-24 2021-07-08 キオクシア株式会社 半導体集積回路
CN115692405A (zh) * 2021-09-14 2023-02-03 台湾积体电路制造股份有限公司 半导体电路及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4980583A (en) * 1989-01-03 1990-12-25 National Semiconductor Corporation CMOS level shift circuit with active pull-up and pull-down
KR940010674B1 (ko) * 1992-10-29 1994-10-24 삼성전자 주식회사 입력 버퍼
US5502680A (en) * 1995-02-16 1996-03-26 Cirrus Logic Inc Sense amplifier with pull-up circuit for accelerated latching of logic level output data
US5900742A (en) * 1996-06-21 1999-05-04 Quicklogic Corporation Interface cell for a programmable integrated circuit employing antifuses
SG86407A1 (en) * 2000-06-13 2002-02-19 Texas Instr Singapore Pte Ltd Regenerative tie-high tie-low cell
GB2374475B (en) * 2000-12-15 2005-05-11 Micron Technology Inc Input-output buffer circuit and method for avoiding inadvertent conduction of a pull-up transistor
US20060092592A1 (en) * 2004-10-14 2006-05-04 Taiwan Semiconductor Manufacturing Co. ESD protection circuit with adjusted trigger voltage

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113031684A (zh) * 2019-12-24 2021-06-25 圣邦微电子（北京）股份有限公司 一种适用于低压的电压钳位装置

Also Published As

Publication number Publication date
US7221183B2 (en) 2007-05-22
US20060186925A1 (en) 2006-08-24
TW200631322A (en) 2006-09-01
CN100547926C (zh) 2009-10-07
TWI315940B (en) 2009-10-11

Similar Documents

Publication Publication Date Title
CN1825765A (zh) 接高及接低电路、系统及相关的半导体装置
CN1203553C (zh) 绝缘层有硅的低电压触发硅控整流器及静电放电防护电路
CN1870436A (zh) 信号调整电路、拉低电路以及推高电路
CN101040189A (zh) 通过容性耦合的高电平位移
CN1913276A (zh) 用于静电放电保护电路的可控硅整流器及其结构
CN1783491A (zh) 半导体装置
CN1783719A (zh) 高电压缓冲器模组以及电压侦测电路
US20050173765A1 (en) Device for electrostatic discharge protection and circuit thereof
CN1665138A (zh) 半导体器件
CN1885541A (zh) 对多种电压下的信号的静电放电保护系统与方法
CN108122904B (zh) 一种esd保护结构
CN1881582A (zh) 静电放电防护电路以及半导体结构
CN1914731A (zh) 具有静电放电保护功能的缓冲器电路
CN1052815C (zh) 薄膜半导体集成电路
CN111048508B (zh) 一种双向lvtscr的esd或浪涌防护方法
CN1202734A (zh) 静电泄放保护电路
CN1130021C (zh) 输出电路
CN1677672A (zh) 半导体器件
CN1862967A (zh) 输入/输出驱动器与电路
CN1612434A (zh) 一种电压源的静电放电保护电路
CN1252814C (zh) 可容许高电压的输出/输入端口及静电放电保护电路
CN1264263C (zh) 静电放电保护电路
CN1180479C (zh) 静电放电防护电路
CN1763945A (zh) 用于提供半导体电路的静电放电防护电路以及方法
CN1399386A (zh) 静电放电保护电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant