CN1913276A - 用于静电放电保护电路的可控硅整流器及其结构 - Google Patents
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Abstract
一种用于静电放电(ESD)保护的可控硅整流器(SCR)包括隔离设备。该隔离设备将连接到第一阴极的主地电压线与连接到第二阴极的外围地电压线相隔离。结果，即使当在集成电路的操作期间在外围地电压线中发生噪声时，主地电压线也维持稳定的电压电平。
Description
技术领域
本发明涉及集成电路，更特别地，本发明涉及一种具有用于保护集成电路免受静电放电损害的可控硅整流器特性的静电放电保护电路。
背景技术
当施加高电压时，集成电路(IC)时常会损坏。由于静电或类似的结果而可以产生这样的高电压。因此，在IC中，通常提供了静电放电(ESD)保护电路来保护内部电路免受外部静电所导致的潜在损害。IC设计已经稳定地减少了功率消耗以及电路所占用的区域。在这样的电路中，已知的是使用可控硅整流器(SCR)来提供ESD保护，如图1中所示。
参照图1，SCR 1被用作ESD保护电路。SCR 1的阳极AN连接到信号线DQ，其依次连接到IC(未示出)。如果在信号线DQ上出现由ESD所导致的过电压，则SCR 1允许电流流入外围地电压线VSSQ中。结果，保护IC免受由ESD所导致的冲击。
图2是用于ESD保护电路的传统的SCR的电路图，类似于图1中的SCR1。图3是显示图2的SCR的结构的剖面图。参照图2，如果将在信号线DQ上的高电压施加到SCR的阳极AN，则阳极AN的电压可以增加到触发电压或更高。在这种情况中，PNP晶体管11接通，以及其基极连接到PNP晶体管11的集电极的NPN晶体管13也接通。结果是，电流从阳极AN流入到第一阴极KAT1和第二阴极KAT2。在图2中，第一阴极KAT1连接到主地电压线VSSM，以及第二阴极KAT2连接到外围地电压线VSSQ。
但是，在传统的SCR的结构中，主地电压线VSSM实质上连接到外围地电压线VSSQ，如图3中所示。也就是说，主地电压线VSSM和外围地电压线VSSQ连接到相同的P+区域31。这就产生了如下的问题：由于在IC的操作期间受噪声影响的外围地电压线VSSQ的电压，所以需要高稳定性的主地电压线VSSM的电压可以变得不稳定。
作为参考，在图2和3中，通过对在N势阱35和P+区域31之间存在的电阻元件进行建模来指示参考字符Rpsub。通过对在N+区域41和P型衬底10之间的N势阱35中存在的电阻元件进行建模来指示参考字符Rnwell。
发明内容
因此，本发明已经着手解决在现有技术中发生的上述问题，本发明的一个目的是提供一种具有可控硅整流器特性的ESD保护电路，其中主地电压线实质上与外围地电压线相隔离，因此在IC的操作期间稳定地提供主地电压。
根据本发明的一个方面，提供了一种具有用于防止过电压施加到IC上的可控硅整流器特性的ESD保护电路。本发明的可控硅整流器包括：连接到IC的阳极；连接到主地线的第一阴极；连接到外围地线的第二阴极；设置在阳极和第一阴极之间的PNP晶体管；设置在阳极和第二阴极之间的NPN晶体管；以及隔离设备，用于将第一阴极和第二阴极电气隔离开。
附图说明
图1是现有技术的使用通常的可控硅整流器的ESD保护电路的图；
图2是传统的用于ESD保护电路的可控硅整流器的电路图；
图3是显示图2的可控硅整流器的结构的剖面图；
图4是根据本发明的一个实施例的用于ESD保护电路的可控硅整流器的电路图；
图5是显示可控硅整流器的操作的视图；以及
图6是显示图4的可控硅整流器的结构的剖面图。
具体实施方式
从下面结合附图的详细描述中，将更加清楚地理解本发明的上述和其它目的、特征和其它优点。参照附图描述本发明的优选实施例。在本发明的下面的描述中，如果其构造和功能是以公知的方式，则可以省略其详细描述。
在本说明书中，用于提供地电压VSS的电压线被分类成外围地电压线VSSQ和主地电压线VSSM。在这种情况中，外围地电压线VSSQ主要将地电压VSS连接到外围电路，包括用于驱动导致IC中的大量噪声的大量电流的输入/输出电路。主地电压线VSSM主要将地电压VSS连接到IC的核心部分。结果是，在IC的操作期间，外围地电压线VSSQ的电压经受了大量的噪声。但是，主地电压线VSSM的电压需要比VSSQ更高的稳定性。因此，在各种IC中，三势阱制造处理工艺(triple well manufacturing process)，其中封装的N势阱将施加了外围地电压的P势阱区域与施加了主地电压的P势阱区域隔离开。
下文中，通过参照附图描述本发明的优选实施例来详细描述本发明。
可以将本发明的可控硅整流器(SCR)用在ESD保护电路中以便防止在信号线DQ上将过电压施加到目标电路，正如上面参照图1所描述的。
图4是根据本发明的一个实施例的ESD保护电路的电路图。参照图4，本发明的SCR包括阳极AN、第一阴极KAT1、第二阴极KAT2、PNP晶体管111、NPN晶体管113和隔离设备121。
阳极AN连接到信号线DQ，其依次连接到IC。另外，第一阴极KAT1和第二阴极KAT2分别连接到主地电压线VSSM和外围地电压线VSSQ。
PNP晶体管111被设置在阳极AN和第一阴极KAT1之间，以及NPN晶体管113被设置在阳极AN和第二阴极KAT2之间。PNP晶体管111的基极和NPN晶体管113的集电极公共连接到节点N112。NPN晶体管113的基极和PNP晶体管111的集电极公共连接到节点N114。
结果是，如图5中所示，如果阳极AN的电压增加到触发电压Vtr或更高，则PNP晶体管111和NPN晶体管113被彼此锁存。相反，如果阳极AN的电压减少到预定的保持电压Vh或更低，则锁存状态会被释放。
隔离设备121将第一阴极KAT1与第二阴极KAT2电气隔离。最好，利用N沟道晶体管121来实现隔离设备121，其一个结(junction)和栅极端连接到第一阴极KAT1，以及其另一个结连接到第二阴极KAT2。
当在第二阴极KAT2的电压和第一阴极KAT1的电压之间的差别是在N沟道晶体管121的阈值电压之内时，则第一阴极KAT1和第二阴极KAT2彼此之间电气隔离。换句话说，当外围地电压线VSSQ的电压和主地电压线VSSM的电压之间的差别是在N沟道晶体管121的阈值电压之内时，主地电压线VSSM与外围地电压线VSSQ电气隔离。
因此，在本发明的电路中，即使如果在IC的操作期间在外围地电压线VSSQ中发生噪声，主地电压线VSSM也维持稳定的电压电平。
另外，由于隔离设备121，通过N沟道晶体管121的阈值电压防止第二阴极KAT2的电压变得高于第一阴极KAT1的电压。
最好，本发明的电路还包括设置在第二阴极KAT2和NPN晶体管113的发射极之间的二极管堆栈单元115。以无论哪个数目都适当的一个或多个二极管彼此连接的这样的方式来实现二极管堆栈单元115。因为跨过每一个二极管发生大约0.7V的电压降，所以通过选择二极管的数目可以将在正常操作期间的NPN晶体管113的发射极和集电极之间施加的电压设置到比图5的保持电压Vh较低的电压。
最好，本发明的SCR还包括用于低电压触发的具有低击穿电压的二极管117。最好，可以以雪崩击穿的P-N结或齐纳二极管的形式来实现二极管117。在这种情况中，可以利用在NMOS晶体管的源极和用于NMOS晶体管的穿通防止(punch-through prevention)的P沟道之间的结来容易地实现用于雪崩击穿的P-N结。另外，可以通过单独制造处理工艺来形成N+/P+结以产生很低的击穿电压来实现齐纳二极管117。因此，当ESD发生时，齐纳二极管117进行操作以便增加流过PNP晶体管111和NPN晶体管113的电流。
图6是显示图4的SCR的结构的剖面图。参照图6，在P型衬底131上形成本发明的SCR结构。另外，本发明的SCR结构包括第一N势阱133、第一P+区域135、第一N+区域141、第二N+区域137、第二P+区域139以及隔离设备121。
在P型衬底131中形成第一N势阱133，以及在第一N势阱133中安置第一P+区域135和第一N+区域141。另外，在P型衬底131中形成第二N+区域137和第二P+区域139。
在这种情况中，将连接到信号线DQ的阳极AN的电压施加到第一P+区域135和第一N+区域141这两者上。将连接到主地电压线VSSM的第一阴极KAT1的电压施加到第二P+区域139上。将连接到外围地电压线VSSQ的第二阴极KAT2的电压施加到第二N+区域137上。
隔离设备121将第一阴极KAT1与第二阴极KAT2电气隔离。最好，隔离设备121包括N沟道晶体管121，其一个结和栅极端连接到第一阴极KAT1，以及其另一个结连接到第二阴极KAT2。在包括在N沟道势阱151中的沟道P势阱153中来实现N沟道晶体管121。也就是说，在三势阱中实现N沟道晶体管121。
最好，本发明的SCR结构还包括第三P+区域143和第四N+区域144。在沟道P势阱153中形成了第三P+区域143。此外，在这个实施例中，将第二阴极KAT2的电压施加到第三P+区域143。以及，将电源电压施加到第四N+区域144。
如上所述，在三势阱中实现隔离设备121，以便于在根据本发明的SCR中，进一步改善主地电压线VSSM的电压的稳定性。
最好，本发明的SCR结构还包括第三N+区域145。在第一N势阱133和P型衬底131这两者中形成第三N+区域145。
正如通过比较图4的电路图和图6的剖面图所能看到的，PNP晶体管111通过第一P+区域135、第一N势阱133和P型衬底131来形成。此外，NPN晶体管113通过第一N势阱133、P型衬底131和第二N+区域137来形成。通过P型衬底131和第三N+区域145来形成图4的齐纳二极管117。
在图6中，SCR结构最好还包括第二N势阱147。在第二N+区域137之下形成第二N势阱147。利用第二N势阱147，在第一N势阱133和第一P+区域139之间的P型衬底131的电阻Rpsub增加。
如上所述，在第一N势阱133和第一P+区域139之间的P型衬底131的电阻Rpsub的增加意味着图4的NPN晶体管113的基极端N114的电压增加。因此，当ESD发生时，NPN晶体管113被更加容易地接通，这允许大量的电流从阳极AN流入到第二阴极KAT2中。结果是，当ESD发生时更加容易地保护IC。
作为参考，在图4和6中，通过在N势阱133和P+区域139之间存在的电阻元件来指示参考字符Rpsub。通过在N+区域141和P型衬底131之间的N势阱133中存在的电阻元件来指示参考字符Rnwell。
根据本发明的SCR包括隔离设备。另外，该隔离设备将连接到第一阴极的主地电压线与连接到第二阴极的外围地电压线隔离开。因此，在根据本发明的SCR中，即使如果在IC的操作期间在外围地电压线上发生噪声，主地电压线也维持稳定的电压电平。
虽然为了说明性目的已经公开了本发明的优选实施例，但是本领域技术人员将理解，在没有脱离如所附权利要求所述的本发明的范围和精神的情况下，各种更改、添加和替代是可能的。
例如，在本说明书中，仅仅显示和描述了在P型衬底上形成的SCR结构的实施例。但是，对于本领域技术人员来说显然的是可以通过其中在N型衬底上形成SCR结构的实施例来实现本发明的技术精神。
在本说明书的权利要求中包含地描述了图6的元件。应该注意到，这里将P型衬底131称为“第一导通类型低密度衬底”，这里将第一N势阱133称为“第二导通类型低密度势阱”，这里将第一P+区域135称为“第一导通类型第一高密度区域”，这里将第一N+区域141称为“第二导通类型第二高密度区域”，这里将第二N+区域137称为“第二导通类型第三高密度区域”，以及这里将第二P+区域139称为“第一导通类型第四高密度区域”。
最后，通过所附权利要求定义了本发明的范围。
本申请要求韩国专利申请第2005-73053号、申请日为2005年08月10日的在35U.S.C§119下的优先权，这里引用其整个公开内容作为参考。
Claims (20)
1.一种具有用于保护集成电路免受静电放电损害的可控硅整流器特性的静电放电保护电路，该电路包括：
连接到集成电路的阳极；
连接到主地线的第一阴极；
连接到外围地线的第二阴极；
设置在阳极和第一阴极之间的PNP晶体管；
设置在阳极和第二阴极之间的NPN晶体管；以及
隔离设备，用于将第一阴极和第二阴极电气隔离开。
2.根据权利要求1所述的电路，其中，当在第一和第二阴极的电压之间的差别是在预定的范围之内时，所述隔离设备用来将第一阴极和第二阴极隔离开。
3.根据权利要求1所述的电路，其中，所述隔离设备包括N沟道晶体管，其第一结和栅极端连接到第一阴极，以及其第二结连接到第二阴极。
4.根据权利要求1所述的电路，其中，PNP晶体管的基极和NPN晶体管的集电极公共连接，以及NPN晶体管的基极和PNP晶体管的集电极公共连接。
5.根据权利要求1所述的电路，还包括设置在第二阴极和NPN晶体管的发射极之间的二极管堆栈单元。
6.根据权利要求1所述的电路，其中，所述晶体管每一个都包括发射极，以及其中所述电路还包括设置在发射极之间的二极管。
7.一种具有用于保护集成电路免受静电放电损害的可控硅整流器特性的静电放电保护电路，该电路包括：
在P型衬底中形成的第一N势阱；
在第一N势阱中安置的第一P+区域和第一N+区域；
在P型衬底中形成的第二N+区域；
在P型衬底中形成的第二P+区域；以及
隔离设备，用于将第一阴极和第二阴极电气隔离开，
其中，第一P+区域和第一N+区域连接到集成电路，第二P+区域连接到主地，以及第二N+区域连接到外围地。
8.根据权利要求7所述的电路，还包括：安置在第一N势阱和P型衬底这两者中的第三N+区域。
9.根据权利要求7所述的电路，其中当在第一和第二阴极的电压之间的差是在预定的范围之内时，所述隔离设备将第一阴极和第二阴极电气隔离开。
10.根据权利要求7所述的电路，其中，所述隔离设备包括N沟道晶体管，其第一结和栅极端连接到第一阴极，以及其第二结连接到第二阴极。
11.根据权利要求9所述的电路，其中，在沟道N势阱中包括的沟道P势阱中实现N沟道晶体管。
12.根据权利要求6所述的电路，还包括在第二阴极和第二N+区域之间形成的二极管堆栈单元。
13.根据权利要求6所述的电路，还包括在第二N+区域之下形成的第二N势阱，用来增加在第一N势阱和第一P+区域之间的电阻。
14.一种具有用于保护集成电路免受静电放电损害的可控硅整流器特性的静电放电保护电路，该电路为具有连接到阳极的NPN晶体管和PNP晶体管的类型，该电路包括：
第一阴极，包括第一导电类型衬底；
在所述衬底中形成的第二导电类型势阱；以及
第二阴极，包括在第二导电类型势阱中形成的第一导电类型势阱。
15.根据权利要求14所述的电路，其中，第一阴极连接到主地，以及第二阴极连接到外围地。
16.根据权利要求14所述的电路，其中，在第一导电类型势阱中形成隔离设备，以及其中该隔离设备连接到第一和第二阴极。
17.根据权利要求16所述的电路，其中，所述隔离设备被构造以及被安置来当在各阴极之间的电压差是在预定的范围之内时，将第一阴极和第二阴极彼此隔离开。
18.根据权利要求16所述的电路，其中，所述隔离设备包括具有第二导电类型沟道的晶体管。
19.根据权利要求14所述的电路，其中，利用p型掺杂剂来掺杂所述第一导电类型以及利用n型掺杂剂来掺杂所述第二导电类型。
20.根据权利要求14所述的电路，其中，所述晶体管被构造以及被安置来在锁存模式中运行。
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