CN106298770B - 用于集成电路的eos保护 - Google Patents

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Abstract

本发明涉及一种EOS保护，尤其涉及一种用于集成电路的EOS保护；在一些实施例中，半导体器件中的保险丝结构使用一个金属保险丝元件，连接到堆栈通孔熔断器上，堆栈通孔熔断器连接到薄膜电阻元件。在用于EOS保护的集成电路中可以引入保险丝结构。在其他实施例中，集成EOS/ESD保护电路包括一个限流电阻器，与ESD保护电路集成在一起。在一些实施例中，限流电阻器形成在N‑阱中，构成ESD保护电路的集电极。

Description

用于集成电路的EOS保护
技术领域
本发明涉及一种EOS保护，尤其涉及一种用于集成电路的EOS保护。
背景技术
设计带有保护电路的半导体器件或半导体集成电路，可以避免经常发生在集成电路的输入/输出引脚或电源引脚处不必要的过电压或过电流状况，对集成电路造成永久的伤害。半导体器件经历的过电压或过电流状况包括电过载(EOS)或静电放电(ESD)事件。
电过载是指当半导体器件在其数据手册中标明的绝对最大额定电功率以上工作时的状态。当半导体器件的电流或电压超过器件的规定极限时，热致损伤可能对器件造成永久的伤害。当半导体器件工作很长时间，例如从几毫秒到几秒时，会发生EOS状况。通常来说，EOS状况与在很长的时间段(例如大于1ms)发生的适度高压(例如低于100V)和大峰值电流(例如高于10A)有关。
静电放电(ESD)是相关电压过载状况，可以发生在半导体器件空闲或工作时。在半导体器件的输入/输出引脚或电源引脚处，来自另一个本体的静电放电，可能对器件造成永久的伤害。ESD状况通常持续时间很短，例如小于1毫秒，其持续时间在纳秒范围。通常来说，ESD状况与在极其短的时间内(例如小于1μs)极其高的电压(例如高于500V)和适度峰值电流(例如1A至10A)有关。
因此，需要设计带有保护电路的集成电路，以避免发生在输入/输出/电源引脚处的EOS和ESD状况伤及内部电路，造成永久的伤害。
确切地说，当人工/机器处理或集成电路焊接在电路板上时，会造成引脚至引脚短路，集成电路引脚必须避免这种引脚至引脚短路引起的EOS状况。由于在制备和后续的温度循环时，焊料漏电，可能发生集成电路上的引脚至引脚短路。例如，在直流-直流转换集成电路中，高压电源引脚可能短接至邻近的低压引脚，导致损害直流-直流转换器的输入-输出电路的EOS状况，因此需要EOS保护，包括在I/O引脚处可以提供ESD保护电路。由于ESD状况持续时间短，因此常常不会设计ESD保护电路，处理EOS状况下延长的高电流漂移。EOS状况的大电流和长时间，经常导致集成电路过热，造成集成电路的成型复合物着火或冒烟。在直流-直流转换器中电源引脚短路的情况下，EOS状况会损坏低压I/O引脚，而不是高压电源引脚，其原因在于高压电源引脚设计带有高压保护电路。
避免EOS状况的传统技术包括使用保险丝与要保护的引脚串联。在EOS状况时，保险丝打开，从而终止EOS状况，避免发生起火或冒烟。然而，保险丝不能与携带大电流的输入-输出引脚串联，这是因为即使没有发生EOS状况，输入-输出引脚处正常的大电流水平也可能造成保险丝打开。另外，保险丝应能承受ESD脉冲，而不会被ESD脉冲打开，使得ESD保护电路可以对电路起保护作用。EOS保护的其他传统技术包括对低压电源引脚使用高压保护电路。然而，高压保护电路的尺寸较大，当低压电源引脚使用高压保护电路时，会增大集成电路的尺寸。
图1A表示在一些示例中，用于半导体集成电路输入-输出(I/O)引脚的EOS/ESD保护电路。集成电路(Internal Circuit)的I/O引脚连接到集成电路半导体衬底上的I/O垫(Pad)1。I/O垫1可以以保险丝(Fuse)6与I/O垫串联的形式，连接到EOS保护电路(ESOprotection circuit)。由pn结二极管D1和D2构成的ESD保护电路(ESD protectioncircuit)，制备在保险丝6的另一端。确切地说，保险丝6连接到二极管D1和D2的公共节点5上，公共节点5串联在正电源电压Vdd(节点2)和接地端(节点4)之间。Pn结二极管D1和D2用于将公共节点5处检测到的ESD尖峰分流至电源电压Vdd或接地端。在某些情况下，电源电压钳位电路(supply voltage clamp circuit)也可用于保护电源电压引脚。在本例中，稳压二极管D3在反向偏置结构下，耦合在电源电压Vdd和接地端之间，以保护电源电压Vdd超过指定电压值。这样一来，保险丝6就可以避免EOS状况。然而，由于I/O引脚正常的大工作电流在没有发生EOS状况时也可能打开保险丝6，因此使用了保险丝的EOS保护电路不能用于大电流I/O引脚。
图1B表示在一些示例中，半导体集成电路输入-输出(I/O)引脚的EOS/ESD保护电路。在图1B所示的示例中，限流电阻器(current limiting resistor)8用作EOS保护电路，与I/O垫1串联。因此，EOS保护电路可以与大电流I/O引脚一起使用。然而，限流电阻器尺寸很大，会消耗很大的硅空间。
发明内容
本发明提供了一种保险丝结构，形成在半导体器件中，与半导体器件的输入-输出垫串联，利用含有N个金属层的制备工艺制备半导体器件，最下面的金属层为第一个金属层，最上面的金属层为第N个金属层，该保险丝结构包括：
一个薄膜电阻组件，形成在一半导体本体上，并与本体绝缘，薄膜电阻组件具有第一端和第二端，第二端电连接到半导体器件的电路上；
使用第一个金属层到第(N-2)个金属层中的一个或多个金属层制备的一个或多个金属垫，形成在第一金属层中的第一个金属垫通过接头连接到薄膜电阻组件的第一端，每个金属垫都利用通孔连接到一个邻近的金属垫，通孔和所述一个或多个金属垫在垂直方向上堆栈在接头以及薄膜电阻组件第一端的上方，用于制备所述一个或多个金属垫的材料的熔点远低于薄膜电阻组件的熔点；
一个金属保险丝组件，其第一端通过通孔，连接到输入-输出垫，第二端通过通孔，连接到形成在第(N-2)个金属层中的金属垫，利用最上面的金属层制备输入-输出垫，利用第(N-1)个金属层制备金属保险丝组件；
其中，通孔、所述一个或多个金属垫以及接头构成保险丝结构的熔断器，保险丝结构通过在发生电过载情况时断开熔断器，来保护半导体器件的输入-输出垫不受电过载影响。
优选的，如上述的保险丝结构，发生电过载情况时，薄膜电阻组件上的电压降使薄膜电阻组件升温，薄膜电阻组件产生的热量使通孔以及所述一个或多个金属垫也升温，导致至少一个金属垫因热融化，从而断开熔断器。
优选的，如上述的保险丝结构，由于薄膜电阻组件产生的热，金属保险丝组件也会升温，导致在电过载情况时金属保险丝组件融化。
优选的，如上述的保险丝结构，制备薄膜电阻组件的材料，其熔点远高于用于制备熔断器的所述一个或多个金属垫材料的熔点。
优选的，如上述的保险丝结构，制备接头和通孔的材料，其熔点远高于用于制备熔断器的所述一个或多个金属垫材料的熔点。
优选的，如上述的保险丝结构，薄膜电阻组件由多晶硅电阻组件构成，所述一个或多个金属垫由铝金属垫构成，通孔由钨通孔构成。
优选的，如上述的保险丝结构，半导体器件包括三个金属层、利用最上面的或第三个金属层制成输入-输出垫、利用第二个金属层制成金属保险丝组件、以及由形成在最下面或第一个金属层中的金属垫构成所述一个或多个金属垫。
优选的，如上述的保险丝结构，薄膜电阻组件、所述一个或多个金属垫以及金属保险丝组件构成一个单独的保险丝通路，该保险丝结构还包括多个并联的保险丝通路，每个保险丝通路都含有薄膜电阻组件、所述一个或多个金属垫以及金属保险丝组件。
优选的，如上述的保险丝结构，薄膜电阻组件的第二端电连接到半导体器件的静电放电电路。
优选的，如上述的保险丝结构，金属保险丝组件包括第(N-1)个金属层的延长段。
优选的，如上述的保险丝结构，半导体本体包括一个半导体衬底，以及一个在半导体衬底上方的绝缘层。
本发明还提供了一个保护电路，形成在半导体器件中，并且连接到半导体器件的输入-输出垫，该保护电路包括：
一个静电放电(ESD)保护电路，形成在半导体本体中，并连接在输入-输出垫和一接地节点之间，配置ESD保护电路，使与ESD状况有关的电流旁路至接地节点；
一个限流电阻器，串联在半导体器件的输入-输出垫和一内部电路节点之间，限流电阻器被与ESD保护电路集成在一起，并作为ESD保护电路的一部分。
优选的，如上述的保护电路，ESD保护电路包括一个NPN双极晶体管，NPN双极晶体管具有一集电极形成在一N-阱中，一基极形成在形成于N-阱中的一P-阱中，以及一发射极作为一第一重掺杂N-型区形成在P-阱中，集电极电连接到输入-输出垫，基极和发射极一起电连接到接地节点；其中限流电阻器形成在N-阱中，N-阱的第一端连接到输入-输出垫，N-阱的第二端连接到内部电路节点，位于第一端和第二端之间的N-阱构成限流电阻器。
优选的，如上述的保护电路，限流电阻器包括一个第二重掺杂N-型区，形成在N-阱的第一端，并且连接到输入-输出垫，以及一个第三重掺杂N-型区形成在N-阱的第二端，并连接到内部电路节点，N-阱的第一端和第二端相互分隔开。
优选的，如上述的保护电路，ESD保护电路包括一个可控硅整流器(SCR)，具有一个阳极形成在一第一重掺杂N-型区中和形成于一N-阱中的一第一重掺杂P-型区中，一个栅极形成在形成于N-阱中的一P-阱中，以及一个阴极作为一第二重掺杂N-型区形成在P-阱中，阳极电连接到输入-输出垫，栅极和阴极一起电连接到接地节点；其中限流电阻器形成在N-阱中，N-阱的第一端连接到输入-输出垫，N-阱的第二端连接到内部电路节点，位于第一端和第二端之间的N-阱构成限流电阻器。
优选的，如上述的保护电路，限流电阻器包括第一重掺杂N-型区，形成在N-阱的第一端，并且连接到输入-输出垫，以及一个第三重掺杂N-型区，形成在N-阱的第二端，并且连接到内部电路节点，N-阱的第一端和第二端相互分隔开。
优选的，如上述的保护电路，还包括一个保险丝结构，串联在输入-输出垫和ESD保护电路之间，保险丝结构包括一个配置成金属垫的熔断器，金属垫在垂直方向上堆栈在接头和通孔之间，熔断器连接到一个连接至输入-输出垫的金属保险丝组件。
优选的，如上述的保护电路，还包括一个保险丝结构，串联在输入-输出垫和ESD保护电路之间，保险丝结构包括一个配置成金属垫的熔断器，金属垫在垂直方向上堆栈在接头和通孔之间，熔断器连接到一个连接至输入-输出垫的金属保险丝组件。
优选的，如上述的保护电路，还包括一个保险丝结构，串联在输入-输出垫和ESD保护电路之间，保险丝结构包括一个配置成金属垫的熔断器，金属垫在垂直方向上堆栈在接头和通孔之间，接头连接到第一重掺杂N-型区，熔断器连接到一个连接至输入-输出垫的金属保险丝组件。
附图说明
以下的详细说明及附图提出了本发明的各个实施例。
图1A表示在某些示例中，用于半导体集成电路输入-输出(I/O)引脚的EOS/ESD保护电路；
图1B表示在某些示例中，用于半导体集成电路输入-输出(I/O)引脚的EOS/ESD保护电路；
图2表示在本发明的实施例中，引入保险丝结构的EOS保护电路的电路图；
图3表示在本发明的实施例中，引入集成的限流电阻器的集成EOS/ESD保护电路的电路图；
图4表示在本发明的可选实施例中，引入集成的限流电阻器的集成EOS/ESD保护电路的电路图；
图5表示在本发明的可选实施例中，引入集成的限流电阻器和保险丝结构的集成EOS/ESD保护电路的电路图；
图6表示在本发明的实施例中，半导体器件中保险丝结构的俯视图；
图7表示在本发明的实施例中，图6所示的保险丝结构沿线A-A’的平面图；
图8表示在本发明的实施例中，在半导体器件中引入集成的限流电阻器，集成EOS/ESD保护电路的剖面图；
图9表示在本发明的可选实施例中，在半导体器件中引入集成的限流电阻器，集成EOS/ESD保护电路的剖面图；
图10表示在本发明的实施例中，在半导体器件中引入堆栈的通孔保险丝结构，集成EOS/ESD保护电路的剖面图；
图11表示在本发明的可选实施例中，在半导体器件中引入堆栈的通孔保险丝结构，集成EOS/ESD保护电路的剖面图；
其中，1为I/O垫(Pad)，2为节点(Vdd)，3为金属，4为节点(接地)，5为公共节点，6为保险丝，8为限流电阻器，12为内部电路节点，20为ESD保护电路，50为保险丝，51为钝化层，52为I/O垫，54为通孔(Via2)，56为金属保险丝组件，56a为金属保险丝组件56的近端，56b为金属保险丝组件56的远程，58为通孔(Via1)，60为金属垫，62、63为接头，64为多晶硅电阻组件，64a为多晶硅电阻组件64的近端，64b为多晶硅电阻组件64的远程，65为金属1层(M1)，66为电介质层，68为半导体本体，80为保险丝结构，100为集成EOS/ESD保护电路，102为P-型半导体衬底，104为P-型外延层，106为N-阱，108为P-阱，110a为N-阱106一端I/O垫的N+区，110b为重掺杂N+区，110c为N-阱106另一端内部电路的N+区，112为P+区，112a为N-阱(N-Well)106一端的P+区，112b为形成在P-阱108中的P+区，114a为I/O垫，114b为金属垫，114c为金属垫，150为集成EOS/ESD保护电路，180为保护电路，200为集成EOS/ESD保护电路，250为集成EOS/ESD保护电路；D1、D2为pn结二极管，D3为稳压二极管，D4为二极管，R1为限流电阻器，R10为限流电阻器，Q2为NPN双极晶体管，M1为第一金属层，M2为第二金属层，M3为第三金属层。
具体实施方式
本发明可以以各种方式实现，包括作为一个工艺；一种装置；一个系统；和/或一种物质合成物。在本说明书中，这些实现方式或本发明可能采用的任意一种其他方式，都可以称为技术。一般来说，可以在本发明的范围内变换所述工艺步骤的顺序。
本发明的一个或多个实施例的详细说明以及附图解释了本发明的原理。虽然，本发明与这些实施例一起提出，但是本发明的范围并不局限于任何实施例。本发明的范围仅由权利要求书限定，本发明包含多种可选方案、修正以及等效方案。在以下说明中，所提出的各种具体细节用于全面理解本发明。这些细节用于解释说明，无需这些详细细节中的部分细节或全部细节，依据权利要求书，就可以实现本发明。为了条理清晰，本发明对相关技术领域中众所周知的技术材料并没有详细说明，以免对本发明产生不必要的混淆。
在本发明的实施例中，半导体器件中的保险丝结构使用一个金属保险丝组件，连接到堆栈通孔熔断器，堆栈通孔熔断器连接到薄膜电阻组件。薄膜电阻组件用作加热组件。堆栈通孔熔断器位于薄膜电阻组件周围，便于加热组件的热转移到金属保险丝组件，从而有助于熔断器中的金属熔断，断开保险丝电路。这样一来，本发明所述的保险丝结构就可以用作有效的EOS保护电路，用于半导体集成电路的输入-输出垫。在高压引脚或低压引脚的I/O垫处，可以引入保险丝结构，并且保险丝结构可以连接到高压ESD保护电路或低压ESD保护电路上。在一些应用中，引入本发明所述的保险丝结构的EOS保护电路，适用于半导体集成电路的低电流I/O引脚。引入保险丝结构的EOS保护电路，对防止由于高压电源引脚和低压引脚之间的引脚至引脚短路引起的电过载造成的直流-直流转换器集成电路中过热或起火十分有用。
在本发明的可选实施例中，集成EOS/ESD保护电路包括一个限流电阻器，与ESD保护电路集成在一起。在这种情况下，无需消耗很大的硅空间，就可能制成用于大电流I/O引脚的EOS保护。在某些实施例中，本发明所述的集成EOS/ESD保护电路配有高压ESD电路，适用于为大电流-低电压I/O或电源引脚，提供EOS和ESD保护。
在其他实施例中，集成的EOS/ESD保护电路配有堆栈通孔保险丝结构，与ESD保护电路串联，限流电阻器与ESD保护电路集成在一起，并与内部电路串联。无需通过故障触发保险丝结构，就可以实现有效的EOS和ESD保护。
在本说明中，所述的半导体器件或集成电路具有信号引脚和电源引脚。信号引脚是指接收或提供信号或偏置电平的输入-输出(I/O)引脚。电源引脚是指接收集成电路电源电压的引脚。为了简便，在本说明中，“I/O引脚”一词将用于指代集成电路的信号引脚以及电源引脚。本发明所述的EOS以及EOS/ESD保护电路可用于I/O引脚，I/O引脚可以是提供保护避免EOS和ESD状况的集成电路的信号引脚或电源引脚。I/O引脚连接到形成在半导体器件的半导体衬底上的各自的金属垫上，I/O垫连接到集成电路的内部电路。在本说明中，“I/O”垫一词将用于指代连接到信号引脚或电源引脚的金属垫。
图2表示在本发明的实施例中，引入保险丝结构的EOS保护电路的电路图。参见图2，I/O垫1配有避免EOS和ESD状况的保护电路。尤其是以保险丝50形式的EOS保护电路，串联到I/O垫1上，并且还串联到ESD保护电路20上。在本说明中，ESD保护电路20作为pn结二极管D2。另外，在本说明中，ESD保护电路20只提供低端保护，也就是说，用于ESD放电到接地端节点。在其他实施例中，ESD保护电路20可以配有高端和低端保护，也就是用于ESD放电到接地端和正电源。图2仅用于解释说明，不用于局限。
在图2所示的示例中，I/O垫1具有单独的信号通路，用于连接EOS/ESD保护电路以及内部电路。对于内部电路的信号通路来说，I/O垫与限流电阻器R1串联。内部电路节点12还被反向偏置在内部电路节点12和接地节点4之间的二极管D4配置的电压嵌制保护。
使用保险丝50的EOS保护电路，有益于半导体集成电路的低电流器件引脚(forlow current PIN)。在本发明的实施例中，利用本发明所述的保险丝结构，配置保险丝50，包括金属和多晶硅保险丝组件，连接到堆栈通孔，作为熔断器。本发明所述的保险丝结构通过在发生EOS状况时断开，防止集成电路过热，实现了有效的EOS保护。同时，在不发生EOS状况时，本发明所述的保险丝结构可以承受ESD状况下的ESD电流，使ESD保护电路旁路ESD电流。在这种情况下，保险丝结构不会妨碍ESD保护电路防止ESD状况的正常工作。
图3表示在本发明的实施例中，引入集成限流电阻器的集成EOS/ESD保护电路的电路图。参见图3，I/O垫配有保护电路，防止EOS和ESD状况。尤其是，集成EOS/ESD保护电路(Integrated EOS/ESD Protection circuit)100包括在I/O垫1和接地节点4之间的ESD保护电路20。在本说明中，ESD保护电路20只能提供低端保护，也就是说，用于ESD放电到接地端节点。在其他实施例中，ESD保护电路20可以配有高端和低端保护，也就是用于ESD放电到接地端和正电源。图3仅用于解释说明，不用于局限。
集成EOS/ESD保护电路100还包括一个限流电阻器(integrated currentlimiting resistor)R10，在I/O垫1到内部电路节点(internal circuit)12的信号通路中。在本发明的实施例中，限流电阻器R10用作ESD保护电路20的集成组件。在这种情况下，无需占用很大的硅空间，就能实现限流电阻器。
含有集成限流电阻器R10的集成EOS/ESD保护电路100，适用于半导体集成电路的大电流器件引脚。另外，含有集成限流电阻器R10的集成EOS/ESD保护电路100，适用于直流-直流转换器集成电路，为低压电源垫提供保护。当高压电源垫和低压电源垫之间发生引脚至引脚短路情况时，低压电源垫会经历严重的过热。在某些实施例中，耦合到低压电源垫上的集成EOS/ESD保护电路100配有高压ESD保护电路，如图4所示。
图4表示在本发明的可选实施例中，引入集成限流电阻器的集成EOS/ESD保护电路的电路图。参见图4，用于大电流-低压引脚(for high current-low voltage Pin)(例如低压电源引脚)的集成EOS/ESD保护电路150，包括一个高压ESD保护电路(HV ESD protectioncircuit)以及一个集成限流电阻器R10。在本实施例中，利用NPN双极晶体管Q2，配置高压ESD保护电路，集成限流电阻器(N-Well current limiting resistor)R10是一个N-阱电阻器，形成在NPN双极晶体管Q2的N-阱中。在这种情况下，限流电阻器R10与高压ESD保护电路集成在一起，节省了大量的空间。在其他实施例中，使用其他的高压ESD保护结构(例如可控硅整流器SCR)，也可以配置高压ESD保护电路。
在本发明的实施例中，集成EOS/ESD保护电路100配有高压ESD保护电路，以及用于EOS保护的保险丝结构，如图5所示。图5表示在本发明的可选实施例中，引入集成限流电阻器和保险丝结构的集成EOS/ESD保护电路的电路图。参见图5，用于大电流-低压引脚(例如低压电源引脚)的集成EOS/ESD保护电路200，包括一个高压ESD保护电路、一个集成限流电阻器R10以及一个保险丝结构80。在本实施例中，利用NPN双极晶体管Q2，配置高压ESD保护电路，集成限流电阻器R10为N-阱电阻器，形成在NPN双极晶体管Q2的N-阱中。可以制备保险丝结构80，集成到ESD保护电路上，使用堆栈通孔作为熔断器。在这种情况下，无需占用很大的硅空间，就能实现有效的EOS/ESD保护电路。在其他实施例中，可使用高压ESD保护电路(例如可控硅整流器SCR)，配置高压ESD保护电路。
图6表示在本发明的实施例中，半导体器件中保险丝结构的俯视图。图7表示在本发明的实施例中，图6所示保险丝结构沿线A-A’的剖面图。参见图6和图7，保险丝结构50形成在半导体器件的半导体本体68上，通过电介质层66，与半导体本体或其他有源器件绝缘。在一些实施例中，半导体本体68可以是半导体衬底，例如硅衬底，电介质层66可以是氧化层或氮化硅层或其他电介质层。保险丝结构50形成在半导体器件的I/O垫附近。保险丝结构50可以形成在带有或不带有有源器件或有源电路的半导体本体68的区域中。有源器件可以形成在半导体本体68中，为了简化，图7中并没有表示。
通过含有N个金属层(N通常大于1)的制备工艺，制备半导体器件。每个金属层都通过通孔，连接到邻近的金属层上，最底部的金属层(称为第一金属层或金属1或M1)，连接到半导体本体的掺杂区(或有源区)，并且通过接头连接到多晶硅层。每个金属层都通过中间层电介质，与邻近的金属层绝缘。金属1层也通过中间层电介质层(通常是BPSG层)，与半导体本体和多晶硅层电绝缘。在图7所示的剖面图中，只表示出了半导体器件的导电层以及导电层之间的互连。虽然中间层电介质层并没有特别表示出来，但是应理解每个金属层都通过中间层电介质层，与邻近的层绝缘。
使用最顶部的金属层、第N个金属层作为半导体器件的I/O垫(Pad)，制备半导体器件。由氧化硅或氮化硅等电介质层制成的钝化层(passivation)，形成在半导体器件的整个顶面上，用于保护有源电路。钝化层中的开口使形成在第N个金属层中的金属垫裸露出来，作为I/O垫。
在本发明的实施例中，使用第(N-1)个金属层作为金属保险丝组件，制备保险丝结构50。在本说明中，半导体器件的制备工艺有三个金属层。使用第三个金属层(金属3或M3)，制备I/O垫。金属保险丝(Fuse)组件形成在第二金属层(金属2或M2)中，并且连接到堆栈通孔熔断器。使用第一金属层(金属1或M1)之间的通孔，制备堆栈通孔熔断器，利用金属1层，以及第一金属层和下方的薄膜电阻组件之间的接头，制备金属垫。在其他实施例中，利用第一和N-1金属层之间的通孔，以及含有N个金属层制备工艺的第一和N-2金属层的金属垫，制备熔断器。虽然，通孔和金属垫堆栈在垂直方向上，但并不一定垂直对准。
保险丝结构50的结构如下。保险丝结构50包括一个薄膜电阻组件，作为加热组件。可以利用半导体制备工艺中的任意高电阻薄膜层，制备薄膜电阻组件。另外，用于制备薄膜电阻组件的薄膜，其熔点应高于制备熔断器材料的熔点。在本发明的实施例中，利用多晶硅制备薄膜电阻组件。形成多晶硅的图案，并在电介质层66上制备多晶硅电阻组件64。多晶硅电阻组件64用作保险丝结构50的电阻加热组件。尤其是多晶硅电阻组件64的近端(64a)会在EOS状况下，形成很大的电压，产生的热量将有助于保险丝电路断开，这将在下文中详细介绍。多晶硅电阻组件64可以连接到其他电路，例如ESD保护电路(To ESD circuit)，通过形成在多晶硅电阻组件64远端(64b)处的接头63，连接到金属1层65(M1)。
堆栈通孔熔断器形成在多晶硅电阻组件64的近端(64a)。更确切地说，接头(contact)62形成在多晶硅(Poly)电阻组件(resistive element)64的近端(64a)。接头62连接到利用金属1层制成的金属垫60上。通孔58形成在金属垫60上，并且连接到利用第二金属层或M2制成的金属保险丝组件56上。通孔58称为通孔1，是在第一金属层和第二金属层之间的通孔连接。这样一来，就制成了堆栈通孔熔断器，它包含通孔58、金属垫60以及接头62，堆栈在彼此上方。
确切地说，形成在M1层中的金属垫60的尺寸足以覆盖并盖过接头62，进一步覆盖并盖过通孔58。通孔58堆栈在接头62上。也就是说，通孔58在垂直方向上形成接头62的上方。然而，通孔58并不必须与接头62垂直对准。要形成垂直堆栈结构，通孔58只需要在接头62上方就可以。
形成金属保险丝组件56的图案，作为金属2层的延长段。金属保险丝组件56连接到近端(56a)处的堆栈通孔熔断器，并且通过远端(56b)的通孔54(Via2)，连接到I/O垫。通孔54称为通孔2，作为第二金属层和第三金属层之间的通孔连接。I/O垫形成在金属3层中，开口形成在钝化层51中，使金属3层裸露出来，作为I/O垫。
在保险丝结构50中，利用至少一种材料，该材料的熔点低于薄膜电阻组件的熔点，以制备熔断器。在这种情况下，当薄膜电阻组件因EOS状况温度升高时，产生的热量将融化熔断器中的材料。在本发明的实施例中，使用钨(W)填充的接头、通孔1和通孔2，制备保险丝结构50，钨的熔点高于1000℃。利用熔点在550℃左右的铝(Al)制备金属1和2层。在本发明的实施例中，熔断器包括利用金属1层制备的金属垫，其熔点远低于多晶硅电阻组件的熔点。另外，利用熔点远高于金属垫的钨，制备熔断器的通孔，使通孔可以在EOS状况下将热传导至金属垫，使金属垫融化，断开熔断器。
在图6所示的实施例中，表示的是单独的保险丝结构50。在其他实施例中，可以复制保险丝结构50，制成多个平行的保险丝通路，每个保险丝通路都含有金属保险丝组件、堆栈通孔熔断器和薄膜电阻组件。
保险丝结构50的运行方式如下。在EOS状况下，电流流入，穿过I/O垫52，流经金属保险丝组件56，通过堆栈通孔熔断器——通孔1、金属1、接头——到达多晶硅电阻组件64。金属保险丝组件56不会限制电流，因此在金属保险丝组件56上只有极少的压降。然而，由于多晶硅层的电阻很高，因此多晶硅电阻组件64将限制电流，多晶硅电阻组件将累计电压。EOS状况产生的电流，使多晶硅电阻组件64的近端(64a)产生高压，于是多晶硅电阻组件64的近端受热，使堆栈通孔熔断器的温度升高。在这种情况下，多晶硅电阻组件64用作加热组件。多晶硅电阻组件64的加热效应，使接头62、金属垫60以及通孔58(Via1)温度升高。由于金属垫60的熔点最低，当金属垫60加热到足够高的温度时，金属将融化，熔断器将断开。另外，金属保险丝组件56用作保险丝结构50在金属垫60之后的第二个熔点。堆栈通孔熔断器58将热量从多晶硅电阻组件64转移到金属保险丝组件56上，使金属保险丝组件56融化，从而进一步断开熔断器。
在本发明的实施例中，当保险丝结构50与ESD保护电路串联时，保险丝通路的电阻应低于ESD电路，从而使发生ESD时，电流将流至ESD保护电路。因此，可以调节薄膜电阻组件的宽度，以改变保险丝结构的电阻。例如，可以加宽多晶硅电阻组件64的宽度，以降低保险丝结构的电阻。还可选择调节金属层的宽度，以改变保险丝结构的电阻。
上述保险丝结构适用于为低电流I/O引脚提供EOS保护，包括信号引脚和电源引脚。在某些情况下，本发明所述的保险丝结构不适用于高电流I/O引脚，这是因为在正常的高电流工作状态下，会导致保险丝断开。依据本发明的其他方面，可以为高电流I/O引脚提供EOS保护电路。
图8表示在本发明的实施例中，在半导体器件中引入集成限流电阻器的集成EOS/ESD保护电路的剖面图。在本发明的实施例中，集成EOS/ESD保护电路150(“保护电路150”)包括一个利用NPN双极晶体管制成的高压ESD保护电路、以及一个利用限流电阻器制成的EOS保护电路，限流电阻器形成在NPN双极晶体管的N-阱(N-Well)中。尤其是图8所示的剖面图表示图4所示的集成EOS/ESD保护电路150的配置方法。
虽然N-阱电阻器已用作限流电阻器，但是这种N-阱电阻器也可用作独立结构，从而占用了一部分硅空间。在本发明的实施例中，N-阱限流电阻器用作高压ESD保护电路中的接触电阻器。在这种情况下，无需占用很大的硅空间，就能提供限流EOS保护。
参见图8，保护电路150形成在半导体本体中。在本实施例中，保护电路150形成在P-型外延层(P-Epi)104上，P-型外延层104形成在半导体衬底(例如P-型衬底(P-Sub)102)上。保护电路150的NPN双极晶体管包括一个形成在N-阱106中的集电极、一个形成在P-阱108中的基极、以及一个形成在重掺杂N+区110b中的发射极，其中P-阱108形成在N-阱106中，重掺杂N+区110b形成在P-阱108中。P+区112形成在P-阱108中，为P-阱提供欧姆接触。P-阱108和N+发射极110b电连接到接地端，例如通过金属层114b。同时，N+区110a形成在N-阱106中，以便连接到要保护的I/O垫(I/O Pad)上，例如通过金属层114a。
在本发明的实施例中，限流电阻器形成在N-阱106中，并串联在要保护的I/O垫和内部电路之间。更确切地说，通过提供连接到N-阱106一端I/O垫的N+区110a以及连接到N-阱106另一端内部电路的N+区110c，制备N-阱限流电阻器(R10)。因此，N-阱106的整个本体都成为限流电阻器R10。N+区110C可以通过金属层114c，连接到内部电路(To InternalCircuit)。
在电路正常运行时，N-阱限流电阻器将携带极少的电流，使得I/O垫节点(114a)和内部电路节点(114c)之间几乎短路。在EOS状况下，I/O垫产生很大的压降，大电流穿过N+区110a处的I/O垫，穿过N-阱106，朝着N+区110c，流至内部电路。N-阱106会在一定程度上限制电流，以保护内部电路。因此，在EOS状况下，虽然在I/O垫(114a)处存在高电压，但是由于电流受到N-阱116的限制，内部电路节点114c仍处于低电压。
同时，在ESD状况下，当I/O垫114a处接收ESD放电时，N-阱106、P-阱108以及N+区110b形成的NPN双极晶体管将击穿，以旁路ESD电流。在本发明的实施例中，利用高压ESD电路，配置保护电路150，以承受高电压，例如ESD状况下的24V高压。要保护的I/O引脚以及内部电路可以有很低的额定电压，例如5V。因此，在ESD状况下，ESD电路会在发射极端(N-阱106)升至24V。然而，由于N-阱106的限流电阻器，使得内部电路仍保持在5V。
图9表示在本发明的可选实施例中，在半导体器件中引入集成限流电阻器的集成EOS/ESD保护电路的剖面图。在本发明的实施例中，集成EOS/ESD保护电路180(“保护电路180”)包括一个利用可控硅整流器(SCR)制成的高压ESD保护电路，以及一个利用限流电阻器形成的EOS保护电路，限流电阻器形成在SCR的N-阱中。
参见图9，保护电路180形成在半导体本体中。在本实施例中，保护电路180形成在P-型外延层(P-Epi)104中，P-型外延层104形成在半导体衬底上，例如P-型半导体衬底(P-Sub)102。保护电路180的SCR包括一个形成在P+区112a和N+区110a中的阳极、一个形成在P-阱(P-Well)108中的栅极以及一个形成在N+区110b中的阴极，其中P+区112a和N+区110a形成在P-阱中，N+区110b形成在P-阱中。P+区112b形成在P-阱108中，用于提供到P-阱的欧姆接触。P-阱栅极108和N+阴极110b电连接到接地(Ground)节点，例如通过金属层114b。同时，要保护的I/O垫1连接到N+区110a以及N-阱(N-Well)106一端的P+区112a，例如通过金属层114a。
在本发明的实施例中，限流电阻器形成在N-阱106中，并且串联在要保护的I/O垫(I/O Pad)和内部电路之间。更确切地说，通过提供连接到N-阱106一端I/O垫的N+区110a以及连接到N-阱106另一端内部电路的N+区110c，制备N-阱限流电阻器(R10)。因此，N-阱106的整个本体都成为限流电阻器R10。N+区110C可以通过金属层114c，连接到内部电路(ToInternal Circuit)。
保护电路180的运行情况与保护电路150的运行类似，在此不再赘述。在EOS状况下，N-阱限流电阻器将限制电流，使内部电路不会经历高电压。在ESD状况下，在正向传导模式下，SCR接通，以旁路ESD电流。实现有效的过电流和高电压保护。
在本发明的实施例中，图8和9所示的集成EOS/ESD保护电路，可以配有堆栈通孔保险丝结构，以提供额外的EOS保护。图10表示在本发明的实施例中，在半导体器件中引入堆栈通孔保险丝结构的集成EOS/ESD保护电路的剖面图。确切地说，图10所示的剖面图表示图5所示的集成EOS/ESD保护电路200的配置方法。
参见图10，集成EOS/ESD保护电路200的制备方式与图8所示的EOS/ESD保护电路150相同，将不再详细介绍。堆栈通孔保险丝结构与集成EOS/ESD保护电路串联。形成在金属1层中的金属垫60通过接头62，电连接到N+区110a。通孔58形成在金属垫60上，堆栈在接头62上。形成在金属2层中的金属保险丝(Fuse)组件56的一端连接到通孔58，另一端连接到通孔54。通孔54连接到形成在金属3层中的金属垫52。例如，金属垫52可以是半导体器件的I/O垫。
在图10所示的保险丝结构中，N-阱(N-Well)106用作薄膜电阻组件，提供融化金属垫60所需的热量，以断开熔断器。在EOS状况下，高电压和电流从I/O垫(金属垫52)流入，将在N+区110a处产生很高的电压。N+区110a、接头62和通孔58处的热量会使金属垫60融化，断开熔断器。
图11表示在本发明的可选实施例中，在半导体器件中引入堆栈通孔保险丝结构的集成EOS/ESD保护电路的剖面图。参见图11，集成EOS/ESD保护电路250的制备方式与图9所示的EOS/ESD保护电路180相同，在此不再详细介绍。所形成的堆栈通孔保险丝结构与集成EOS/ESD保护电路串联。形成在金属1层中的金属垫60电连接到N+区110a和P+区112a，通过接头62。通孔58形成在金属垫60上，堆栈在接头62上。形成在金属2层中的金属保险丝组件56的一端连接到通孔58，另一端连接到通孔54。通孔54连接到形成在金属3层中的金属垫52。例如，金属垫52可以是半导体器件的I/O垫。
在图11所示的保险丝结构中，N-阱106作为薄膜电阻组件，提供融化金属垫60所需的热量，以断开熔断器。在EOS状况下，高电压和电流从I/O垫(金属垫52)流入，将在N+区110a和P+区112a处产生很高的电压。N+区110a、接头62和通孔58处的热量会使金属垫60融化，断开熔断器。
虽然为了表述清楚，以上内容对实施例进行了详细介绍，但是本发明并不局限于上述细节。实施本发明还有许多可选方案。文中的实施例仅用于解释说明，不用于局限。

Claims (18)

1.一种保险丝结构，其特征在于，形成在半导体器件中，与半导体器件的输入-输出垫串联，利用含有N个金属层的制备工艺制备半导体器件，最下面的金属层为第一个金属层，最上面的金属层为第N个金属层，该保险丝结构包括：
一个薄膜电阻元件，形成在一半导体本体上，并与本体绝缘，薄膜电阻元件具有第一端和第二端，第二端电连接到半导体器件的电路上；
使用第一个金属层到第(N-2)个金属层中的一个或多个金属层制备的一个或多个金属垫，形成在第一金属层中的第一个金属垫通过接头连接到薄膜电阻元件的第一端，每个金属垫都利用通孔连接到一个邻近的金属垫，通孔和所述一个或多个金属垫在垂直方向上堆栈在接头以及薄膜电阻元件第一端的上方，用于制备所述一个或多个金属垫的材料的熔点远低于薄膜电阻元件的熔点；
一个金属保险丝元件，其第一端通过通孔，连接到输入-输出垫，第二端通过通孔，连接到形成在第(N-2)个金属层中的金属垫，利用最上面的金属层制备输入-输出垫，利用第(N-1)个金属层制备金属保险丝元件；
其中，通孔、所述一个或多个金属垫以及接头构成保险丝结构的熔断器，保险丝结构通过在发生电过载情况时断开熔断器，来保护半导体器件的输入-输出垫不受电过载影响。
2.如权利要求1所述的保险丝结构，其特征在于，发生电过载情况时，薄膜电阻元件上的电压降使薄膜电阻元件升温，薄膜电阻元件产生的热量使通孔以及所述一个或多个金属垫也升温，导致至少一个金属垫因热融化，从而断开熔断器。
3.如权利要求2所述的保险丝结构，其特征在于，由于薄膜电阻元件产生的热，金属保险丝元件也会升温，导致在电过载情况时金属保险丝元件融化。
4.如权利要求1所述的保险丝结构，其特征在于，制备薄膜电阻元件的材料，其熔点远高于用于制备熔断器的所述一个或多个金属垫材料的熔点。
5.如权利要求1所述的保险丝结构，其特征在于，制备接头和通孔的材料，其熔点远高于用于制备熔断器的所述一个或多个金属垫材料的熔点。
6.如权利要求1所述的保险丝结构，其特征在于，薄膜电阻元件由多晶硅电阻元件构成，所述一个或多个金属垫由铝金属垫构成，通孔由钨通孔构成。
7.如权利要求1所述的保险丝结构，其特征在于，半导体器件包括三个金属层、利用最上面的或第三个金属层制成输入-输出垫、利用第二个金属层制成金属保险丝元件、以及由形成在最下面或第一个金属层中的金属垫构成所述一个或多个金属垫。
8.如权利要求1所述的保险丝结构，其特征在于，薄膜电阻元件、所述一个或多个金属垫以及金属保险丝元件构成一个单独的保险丝通路，该保险丝结构还包括多个并联的保险丝通路，每个保险丝通路都含有薄膜电阻元件、所述一个或多个金属垫以及金属保险丝元件。
9.如权利要求1所述的保险丝结构，其特征在于，薄膜电阻元件的第二端电连接到半导体器件的静电放电电路。
10.如权利要求1所述的保险丝结构，其特征在于，金属保险丝元件包括第(N-1)个金属层的延长段。
11.如权利要求1所述的保险丝结构，其特征在于，半导体本体包括一个半导体衬底，以及一个在半导体衬底上方的绝缘层。
12.一个保护电路，其特征在于，形成在半导体器件中，并且连接到半导体器件的输入-输出垫，该保护电路包括：
一个静电放电(ESD)保护电路，形成在半导体本体中，并连接在输入-输出垫和一接地节点之间，配置ESD保护电路，使与ESD状况有关的电流旁路至接地节点；一个限流电阻器，串联在半导体器件的输入-输出垫和一内部电路节点之间，限流电阻器被与ESD保护电路集成在一起，并作为ESD保护电路的一部分；
还包括一个保险丝结构，串联在输入-输出垫和ESD保护电路之间，保险丝结构包括一个配置成金属垫的熔断器，金属垫在垂直方向上堆栈在接头和通孔之间，熔断器连接到一个连接至输入-输出垫的金属保险丝元件。
13.一个保护电路，其特征在于，形成在半导体器件中，并且连接到半导体器件的输入-输出垫，该保护电路包括：
一个静电放电(ESD)保护电路，形成在半导体本体中，并连接在输入-输出垫和一接地节点之间，配置ESD保护电路，使与ESD状况有关的电流旁路至接地节点；一个限流电阻器，串联在半导体器件的输入-输出垫和一内部电路节点之间，限流电阻器被与ESD保护电路集成在一起，并作为ESD保护电路的一部分；
ESD保护电路包括一个NPN双极晶体管，NPN双极晶体管具有一集电极形成在一N-阱中，一基极形成在形成于N-阱中的一P-阱中，以及一发射极作为一第一重掺杂N-型区形成在P-阱中，集电极电连接到输入-输出垫，基极和发射极一起电连接到接地节点；其中限流电阻器形成在N-阱中，N-阱的第一端连接到输入-输出垫，N-阱的第二端连接到内部电路节点，位于第一端和第二端之间的N-阱构成限流电阻器。
14.如权利要求13所述的保护电路，其特征在于，限流电阻器包括一个第二重掺杂N-型区，形成在N-阱的第一端，并且连接到输入-输出垫，以及一个第三重掺杂N-型区形成在N-阱的第二端，并连接到内部电路节点，N-阱的第一端和第二端相互分隔开。
15.如权利要求13所述的保护电路，其特征在于，限流电阻器包括第一重掺杂N-型区，形成在N-阱的第一端，并且连接到输入-输出垫，以及一个第三重掺杂N-型区，形成在N-阱的第二端，并且连接到内部电路节点，N-阱的第一端和第二端相互分隔开。
16.如权利要求14所述的保护电路，其特征在于，还包括一个保险丝结构，串联在输入-输出垫和ESD保护电路之间，保险丝结构包括一个配置成金属垫的熔断器，金属垫在垂直方向上堆栈在接头和通孔之间，熔断器连接到一个连接至输入-输出垫的金属保险丝元件。
17.一个保护电路，其特征在于，形成在半导体器件中，并且连接到半导体器件的输入-输出垫，该保护电路包括：
一个静电放电(ESD)保护电路，形成在半导体本体中，并连接在输入-输出垫和一接地节点之间，配置ESD保护电路，使与ESD状况有关的电流旁路至接地节点；一个限流电阻器，串联在半导体器件的输入-输出垫和一内部电路节点之间，限流电阻器被与ESD保护电路集成在一起，并作为ESD保护电路的一部分；
ESD保护电路包括一个可控硅整流器(SCR)，具有一个阳极形成在一第一重掺杂N-型区中和形成于一N-阱中的一第一重掺杂P-型区中，一个栅极形成在形成于N-阱中的一P-阱中，以及一个阴极作为一第二重掺杂N-型区形成在P-阱中，阳极电连接到输入-输出垫，栅极和阴极一起电连接到接地节点；其中限流电阻器形成在N-阱中，N-阱的第一端连接到输入-输出垫，N-阱的第二端连接到内部电路节点，位于第一端和第二端之间的N-阱构成限流电阻器。
18.如权利要求17所述的保护电路，其特征在于，还包括一个保险丝结构，串联在输入-输出垫和ESD保护电路之间，保险丝结构包括一个配置成金属垫的熔断器，金属垫在垂直方向上堆栈在接头和通孔之间，接头连接到第一重掺杂N-型区，熔断器连接到一个连接至输入-输出垫的金属保险丝元件。
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