TW201712868A - 用於積體電路的電超載保護 - Google Patents

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Abstract

本發明涉及一種電超載(EOS)保護，尤其涉及一種用於積體電路的EOS保護；在一些實施例中，半導體元件中的保險絲結構使用一個金屬保險絲元件，連接到堆疊通孔熔斷器上，堆疊通孔熔斷器連接到薄膜電阻元件。在用於EOS保護的積體電路中可以引入保險絲結構。在其他實施例中，集成EOS/ESD保護電路包括一個限流電阻器，與ESD保護電路集成在一起。在一些實施例中，限流電阻器形成在N-井中，構成ESD保護電路的集極。

Description

用於積體電路的電超載保護
本發明涉及一種電超載(EOS)保護，尤其涉及一種用於積體電路的EOS保護。
設計帶有保護電路的半導體元件或半導體積體電路，可以避免經常發生在積體電路的輸入/輸出引腳或電源引腳處不必要的過電壓或過電流狀況，對積體電路造成永久的傷害。半導體元件經歷的過電壓或過電流狀況包括電超載（EOS） 或靜電放電（ESD）事件。
電超載是指當半導體元件在其資料手冊中標明的絕對最大額定電功率以上工作時的狀態。當半導體元件的電流或電壓超過元件的規定極限時，熱致損傷可能對元件造成永久的傷害。當半導體元件工作很長時間，例如從幾毫秒到幾秒時，會發生EOS狀況。通常來說，EOS狀況與在很長的時間段（例如大於1ms）發生的適度高壓（例如低於100V）和大峰值電流（例如高於10A）有關。
靜電放電（ESD）是相關電壓超載狀況，可以發生在半導體元件空閒或工作時。在半導體元件的輸入/輸出引腳或電源引腳處，來自另一個本體的靜電放電，可能對元件造成永久的傷害。ESD狀況通常持續時間很短，例如小於1毫秒，其持續時間在奈秒範圍。通常來說，ESD狀況與在極其短的時間內（例如小於1μs）極其高的電壓（例如高於500V）和適度峰值電流（例如1A至10A）有關。
因此，需要設計帶有保護電路的積體電路，以避免發生在輸入/輸出/電源引腳處的EOS和ESD狀況傷及內部電路，造成永久的傷害。
確切地說，當人工/機器處理或積體電路焊接在電路板上時，會造成引腳至引腳短路，積體電路引腳必須避免這種引腳至引腳短路引起的EOS狀況。由於在製備和後續的溫度迴圈時，焊料漏電，可能發生積體電路上的引腳至引腳短路。例如，在直流-直流轉換積體電路中，高壓電源引腳可能短接至鄰近的低壓引腳，導致損害直流-直流轉換器的輸入-輸出電路的EOS狀況，因此需要EOS保護，包括在I/O引腳處可以提供ESD保護電路。由於ESD狀況持續時間短，因此常常不會設計ESD保護電路，處理EOS狀況下延長的高電流漂移。EOS狀況的大電流和長時間，經常導致積體電路過熱，造成積體電路的成型複合物著火或冒煙。在直流-直流轉換器中電源引腳短路的情況下，EOS狀況會損壞低壓I/O引腳，而不是高壓電源引腳，其原因在於高壓電源引腳設計帶有高壓保護電路。
避免EOS狀況的傳統技術包括使用保險絲與要保護的引腳串聯。在EOS狀況時，保險絲打開，從而終止EOS狀況，避免發生起火或冒煙。然而，保險絲不能與攜帶大電流的輸入-輸出引腳串聯，這是因為即使沒有發生EOS狀況，輸入-輸出引腳處正常的大電流水準也可能造成保險絲打開。另外，保險絲應能承受ESD脈衝，而不會被ESD脈衝打開，使得ESD保護電路可以對電路起保護作用。EOS保護的其他傳統技術包括對低壓電源引腳使用高壓保護電路。然而，高壓保護電路的尺寸較大，當低壓電源引腳使用高壓保護電路時，會增大積體電路的尺寸。
第一圖A表示在一些實施例中，用於半導體積體電路輸入-輸出（I/O）引腳的EOS/ESD保護電路。積體電路（Internal Circuit）的I/O引腳連接到積體電路半導體襯底上的I/O墊（Pad）1。I/O墊1可以以保險絲（Fuse）6與I/O墊串聯的形式，連接到EOS保護電路（ESO protection circuit）。由pn接面二極體D1和D2構成的ESD保護電路（ESD protection circuit），製備在保險絲6的另一端。確切地說，保險絲6連接到二極體D1和D2的公共節點5上，公共節點5串聯在正電源電壓Vdd（節點2）和接地端（節點4）之間。Pn接面二極體D1和D2用於將公共節點5處檢測到的ESD尖峰分流至電源電壓Vdd或接地端。在某些情況下，電源電壓鉗位元電路（supply voltage clamp circuit）也可用於保護電源電壓引腳。在本例中，穩壓二極體D3在反向偏置結構下，耦合在電源電壓Vdd和接地端之間，以保護電源電壓Vdd超過指定電壓值。這樣一來，保險絲6就可以避免EOS狀況。然而，由於I/O引腳正常的大工作電流在沒有發生EOS狀況時也可能打開保險絲6，因此使用了保險絲的EOS保護電路不能用於大電流I/O引腳。
第一圖B表示在一些實施例中，半導體積體電路輸入-輸出（I/O）引腳的EOS/ESD保護電路。在第一圖B所示的實施例中，限流電阻器（current limiting resistor）8用作EOS保護電路，與I/O墊1串聯。因此，EOS保護電路可以與大電流I/O引腳一起使用。然而，限流電阻器尺寸很大，會消耗很大的矽空間。
鑒於上述問題，本發明提供一種用於積體電路的EOS保護。
本發明解決技術問題所採用的技術方案為：
一種保險絲結構，形成在半導體元件中，與半導體元件的輸入-輸出墊串聯，利用含有N個金屬層的製備工藝製備半導體元件，最下面的金屬層為第一個金屬層，最上面的金屬層為第N個金屬層，該保險絲結構包括：
一個薄膜電阻元件，形成在一半導體本體上，並與本體絕緣，薄膜電阻元件具有第一端和第二端，第二端電連接到半導體元件的電路上；
使用第一個金屬層到第（N-2）個金屬層中的一個或多個金屬層製備的一個或多個金屬墊，形成在第一金屬層中的第一個金屬墊通過接頭連接到薄膜電阻元件的第一端，每個金屬墊都利用通孔連接到一個鄰近的金屬墊，通孔和所述一個或多個金屬墊在垂直方向上堆疊在接頭以及薄膜電阻元件第一端的上方，用於製備所述一個或多個金屬墊的材料的熔點遠低於薄膜電阻元件的熔點；
一個金屬保險絲元件，其第一端通過通孔，連接到輸入-輸出墊，第二端通過通孔，連接到形成在第（N-2）個金屬層中的金屬墊，利用最上面的金屬層製備輸入-輸出墊，利用第（N-1）個金屬層製備金屬保險絲元件；
其中，通孔、所述一個或多個金屬墊以及接頭構成保險絲結構的熔斷器，保險絲結構通過在發生電超載情況時斷開熔斷器，來保護半導體元件的輸入-輸出墊不受電超載影響。
優選的，如上述的保險絲結構，發生電超載情況時，薄膜電阻元件上的電壓降使薄膜電阻元件升溫，薄膜電阻元件產生的熱量使通孔以及所述一個或多個金屬墊也升溫，導致至少一個金屬墊因熱融化，從而斷開熔斷器。
優選的，如上述的保險絲結構，由於薄膜電阻元件產生的熱，金屬保險絲元件也會升溫，導致在電超載情況時金屬保險絲元件融化。
優選的，如上述的保險絲結構，製備薄膜電阻元件的材料，其熔點遠高於用於製備熔斷器的所述一個或多個金屬墊材料的熔點。
優選的，如上述的保險絲結構，製備接頭和通孔的材料，其熔點遠高於用於製備熔斷器的所述一個或多個金屬墊材料的熔點。
優選的，如上述的保險絲結構，薄膜電阻元件由多晶矽電阻元件構成，所述一個或多個金屬墊由鋁金屬墊構成，通孔由鎢通孔構成。
優選的，如上述的保險絲結構，半導體元件包括三個金屬層、利用最上面的或第三個金屬層製成輸入-輸出墊、利用第二個金屬層製成金屬保險絲元件、以及由形成在最下面或第一個金屬層中的金屬墊構成所述一個或多個金屬墊。
優選的，如上述的保險絲結構，薄膜電阻元件、所述一個或多個金屬墊以及金屬保險絲元件構成一個單獨的保險絲通路，該保險絲結構還包括多個並聯的保險絲通路，每個保險絲通路都含有薄膜電阻元件、所述一個或多個金屬墊以及金屬保險絲元件。
優選的，如上述的保險絲結構，薄膜電阻元件的第二端電連接到半導體元件的靜電放電電路。
優選的，如上述的保險絲結構，金屬保險絲元件包括第（N-1）個金屬層的延長段。
優選的，如上述的保險絲結構，半導體本體包括一個半導體襯底，以及一個在半導體襯底上方的絕緣層。
本發明還提供了一個保護電路，形成在半導體元件中，並且連接到半導體元件的輸入-輸出墊，該保護電路包括：
一個靜電放電（ESD）保護電路，形成在半導體本體中，並連接在輸入-輸出墊和一接地節點之間，配置ESD保護電路，使與ESD狀況有關的電流旁路至接地節點；
一個限流電阻器，串聯在半導體元件的輸入-輸出墊和一內部電路節點之間，限流電阻器被與ESD保護電路集成在一起，並作為ESD保護電路的一部分。
優選的，如上述的保護電路，ESD保護電路包括一個NPN雙極電晶體，NPN雙極電晶體具有一集極形成在一N-井中，一基極形成在形成於N-井中的一P-井中，以及一射極作為一第一重摻雜N-型區形成在P-井中，集極電連接到輸入-輸出墊，基極和射極一起電連接到接地節點；其中限流電阻器形成在N-井中， N-井的第一端連接到輸入-輸出墊， N-井的第二端連接到內部電路節點，位於第一端和第二端之間的N-井構成限流電阻器。
優選的，如上述的保護電路，限流電阻器包括一個第二重摻雜N-型區，形成在N-井的第一端，並且連接到輸入-輸出墊，以及一個第三重摻雜N-型區形成在N-井的第二端，並連接到內部電路節點，N-井的第一端和第二端相互分隔開。
優選的，如上述的保護電路，ESD保護電路包括一個可控矽整流器（SCR），具有一個陽極形成在一第一重摻雜N-型區中和形成於一N-井中的一第一重摻雜P-型區中，一個閘極形成在形成於N-井中的一P-井中，以及一個陰極作為一第二重摻雜N-型區形成在P-井中，陽極電連接到輸入-輸出墊，閘極和陰極一起電連接到接地節點；其中限流電阻器形成在N-井中，N-井的第一端連接到輸入-輸出墊，N-井的第二端連接到內部電路節點，位於第一端和第二端之間的N-井構成限流電阻器。
優選的，如上述的保護電路，限流電阻器包括第一重摻雜N-型區，形成在N-井的第一端，並且連接到輸入-輸出墊，以及一個第三重摻雜N-型區，形成在N-井的第二端，並且連接到內部電路節點，N-井的第一端和第二端相互分隔開。
優選的，如上述的保護電路，還包括一個保險絲結構，串聯在輸入-輸出墊和ESD保護電路之間，保險絲結構包括一個配置成金屬墊的熔斷器，金屬墊在垂直方向上堆疊在接頭和通孔之間，熔斷器連接到一個連接至輸入-輸出墊的金屬保險絲元件。
優選的，如上述的保護電路，還包括一個保險絲結構，串聯在輸入-輸出墊和ESD保護電路之間，保險絲結構包括一個配置成金屬墊的熔斷器，金屬墊在垂直方向上堆疊在接頭和通孔之間，熔斷器連接到一個連接至輸入-輸出墊的金屬保險絲元件。
優選的，如上述的保護電路，還包括一個保險絲結構，串聯在輸入-輸出墊和ESD保護電路之間，保險絲結構包括一個配置成金屬墊的熔斷器，金屬墊在垂直方向上堆疊在接頭和通孔之間，接頭連接到第一重摻雜N-型區，熔斷器連接到一個連接至輸入-輸出墊的金屬保險絲元件。
本發明可以以各種方式實現，包括作為一個工藝；一種裝置；一個系統；和/或一種物質合成物。在本說明書中，這些實現方式或本發明可能採用的任意一種其他方式，都可以稱為技術。一般來說，可以在本發明的範圍內變換所述工藝步驟的順序。
本發明的一個或多個實施例的詳細說明以及附圖解釋了本發明的原理。雖然，本發明與這些實施例一起提出，但是本發明的範圍並不局限於任何實施例。本發明的範圍僅由權利要求書限定，本發明包含多種可選方案、修正以及等效方案。在以下說明中，所提出的各種具體細節用於全面理解本發明。這些細節用於解釋說明，無需這些詳細細節中的部分細節或全部細節，依據權利要求書，就可以實現本發明。為了條理清晰，本發明對相關技術領域中眾所周知的技術材料並沒有詳細說明，以免對本發明產生不必要的混淆。
在本發明的實施例中，半導體元件中的保險絲結構使用一個金屬保險絲元件，連接到堆疊通孔熔斷器，堆疊通孔熔斷器連接到薄膜電阻元件。薄膜電阻元件用作加熱元件。堆疊通孔熔斷器位於薄膜電阻元件周圍，便於加熱元件的熱轉移到金屬保險絲元件，從而有助於熔斷器中的金屬熔斷，斷開保險絲電路。這樣一來，本發明所述的保險絲結構就可以用作有效的EOS保護電路，用於半導體積體電路的輸入-輸出墊。在高壓引腳或低壓引腳的I/O墊處，可以引入保險絲結構，並且保險絲結構可以連接到高壓ESD保護電路或低壓ESD保護電路上。在一些應用中，引入本發明所述的保險絲結構的EOS保護電路，適用於半導體積體電路的低電流I/O引腳。引入保險絲結構的EOS保護電路，對防止由於高壓電源引腳和低壓引腳之間的引腳至引腳短路引起的電超載造成的直流-直流轉換器積體電路中過熱或起火十分有用。
在本發明的可選實施例中，集成EOS/ESD保護電路包括一個限流電阻器，與ESD保護電路集成在一起。在這種情況下，無需消耗很大的矽空間，就可能製成用於大電流I/O引腳的EOS保護。在某些實施例中，本發明所述的集成EOS/ESD保護電路配有高壓ESD電路，適用於為大電流-低電壓I/O或電源引腳，提供EOS和ESD保護。
在其他實施例中，集成的EOS/ESD保護電路配有堆疊通孔保險絲結構，與ESD保護電路串聯，限流電阻器與ESD保護電路集成在一起，並與內部電路串聯。無需通過故障觸發保險絲結構，就可以實現有效的EOS和ESD保護。
在本說明中，所述的半導體元件或積體電路具有信號引腳和電源引腳。信號引腳是指接收或提供信號或偏置電平的輸入-輸出（I/O）引腳。電源引腳是指接收積體電路電源電壓的引腳。為了簡便，在本說明中，“I/O引腳”一詞將用於指代積體電路的信號引腳以及電源引腳。本發明所述的EOS以及EOS/ESD保護電路可用於I/O引腳，I/O引腳可以是提供保護避免EOS和ESD狀況的積體電路的信號引腳或電源引腳。I/O引腳連接到形成在半導體元件的半導體襯底上的各自的金屬墊上，I/O墊連接到積體電路的內部電路。在本說明中，“I/O”墊一詞將用於指代連接到信號引腳或電源引腳的金屬墊。
第二圖表示在本發明的實施例中，引入保險絲結構的EOS保護電路的電路圖。參見第二圖，I/O墊1配有避免EOS和ESD狀況的保護電路。尤其是以保險絲50形式的EOS保護電路，串聯到I/O墊1上，並且還串聯到ESD保護電路20上。在本說明中，ESD保護電路20作為pn接面二極體D2。另外，在本說明中，ESD保護電路20只提供低端保護，也就是說，用於ESD放電到接地端節點。在其他實施例中，ESD保護電路20可以配有高端和低端保護，也就是用於ESD放電到接地端和正電源。第二圖僅用於解釋說明，不用於局限。
在第二圖所示的實施例中，I/O墊1具有單獨的信號通路，用於連接EOS/ESD保護電路以及內部電路。對於內部電路的信號通路來說，I/O墊與限流電阻器R1串聯。內部電路節點12還被反向偏置在內部電路節點12和接地節點4之間的二極體D4配置的電壓嵌制保護。
使用保險絲50的EOS保護電路，有益於半導體積體電路的低電流元件引腳（for low current PIN）。在本發明的實施例中，利用本發明所述的保險絲結構，配置保險絲50，包括金屬和多晶矽保險絲元件，連接到堆疊通孔，作為熔斷器。本發明所述的保險絲結構通過在發生EOS狀況時斷開，防止積體電路過熱，實現了有效的EOS保護。同時，在不發生EOS狀況時，本發明所述的保險絲結構可以承受ESD狀況下的ESD電流，使ESD保護電路旁路ESD電流。在這種情況下，保險絲結構不會妨礙ESD保護電路防止ESD狀況的正常工作。
第三圖表示在本發明的實施例中，引入集成限流電阻器的集成EOS/ESD保護電路的電路圖。參見第三圖，I/O墊配有保護電路，防止EOS和ESD狀況。尤其是，集成EOS/ESD保護電路（Integrated EOS/ESD Protection circuit）100包括在I/O墊1和接地節點4之間的ESD保護電路20。在本說明中，ESD保護電路20只能提供低端保護，也就是說，用於ESD放電到接地端節點。在其他實施例中，ESD保護電路20可以配有高端和低端保護，也就是用於ESD放電到接地端和正電源。第三圖僅用於解釋說明，不用於局限。
集成EOS/ESD保護電路100還包括一個限流電阻器（integrated current limiting resistor）R10，在I/O墊1到內部電路節點（internal circuit）12的信號通路中。在本發明的實施例中，限流電阻器R10用作ESD保護電路20的集成元件。在這種情況下，無需佔用很大的矽空間，就能實現限流電阻器。
含有集成限流電阻器R10的集成EOS/ESD保護電路100，適用於半導體積體電路的大電流元件引腳。另外，含有集成限流電阻器R10的集成EOS/ESD保護電路100，適用於直流-直流轉換器積體電路，為低壓電源墊提供保護。當高壓電源墊和低壓電源墊之間發生引腳至引腳短路情況時，低壓電源墊會經歷嚴重的過熱。在某些實施例中，耦合到低壓電源墊上的集成EOS/ESD保護電路100配有高壓ESD保護電路，如第四圖所示。
第四圖表示在本發明的可選實施例中，引入集成限流電阻器的集成EOS/ESD保護電路的電路圖。參見第四圖，用於大電流-低壓引腳（for high current-low voltage Pin）（例如低壓電源引腳）的集成EOS/ESD保護電路150，包括一個高壓ESD保護電路（HV ESD protection circuit）以及一個集成限流電阻器R10。在本實施例中，利用NPN雙極電晶體Q2，配置高壓ESD保護電路，集成限流電阻器（N-Well current limiting resistor）R10是一個N-井電阻器，形成在NPN雙極電晶體Q2的N-井中。在這種情況下，限流電阻器R10與高壓ESD保護電路集成在一起，節省了大量的空間。在其他實施例中，使用其他的高壓ESD保護結構（例如可控矽整流器SCR），也可以配置高壓ESD保護電路。
在本發明的實施例中，集成EOS/ESD保護電路100配有高壓ESD保護電路，以及用於EOS保護的保險絲結構，如第五圖所示。第五圖表示在本發明的可選實施例中，引入集成限流電阻器和保險絲結構的集成EOS/ESD保護電路的電路圖。參見第五圖，用於大電流-低壓引腳（例如低壓電源引腳）的集成EOS/ESD保護電路200，包括一個高壓ESD保護電路、一個集成限流電阻器R10以及一個保險絲結構80。在本實施例中，利用NPN雙極電晶體Q2，配置高壓ESD保護電路，集成限流電阻器R10為N-井電阻器，形成在NPN雙極電晶體Q2的N-井中。可以製備保險絲結構80，集成到ESD保護電路上，使用堆疊通孔作為熔斷器。在這種情況下，無需佔用很大的矽空間，就能實現有效的EOS/ESD保護電路。在其他實施例中，可使用高壓ESD保護電路（例如可控矽整流器SCR），配置高壓ESD保護電路。
第六圖表示在本發明的實施例中，半導體元件中保險絲結構的俯視圖。第七圖表示在本發明的實施例中，第六圖所示保險絲結構沿線A-A’的剖面圖。參見第六圖和第七圖，保險絲結構50形成在半導體元件的半導體本體68上，通過電介質層66，與半導體本體或其他有源元件絕緣。在一些實施例中，半導體本體68可以是半導體襯底，例如矽襯底，電介質層66可以是氧化層或氮化矽層或其他電介質層。保險絲結構50形成在半導體元件的I/O墊附近。保險絲結構50可以形成在帶有或不帶有有源元件或有源電路的半導體本體68的區域中。有源元件可以形成在半導體本體68中，為了簡化，第七圖中並沒有表示。
通過含有N個金屬層（N通常大於1）的製備工藝，製備半導體元件。每個金屬層都通過通孔，連接到鄰近的金屬層上，最底部的金屬層（稱為第一金屬層或金屬1或M1），連接到半導體本體的摻雜區（或有源區），並且通過接頭連接到多晶矽層。每個金屬層都通過中間層電介質，與鄰近的金屬層絕緣。金屬1層也通過中間層電介質層（通常是BPSG層），與半導體本體和多晶矽層電絕緣。在第七圖所示的剖面圖中，只表示出了半導體元件的導電層以及導電層之間的互連。雖然中間層電介質層並沒有特別表示出來，但是應理解每個金屬層都通過中間層電介質層，與鄰近的層絕緣。
使用最頂部的金屬層、第N個金屬層作為半導體元件的I/O墊（Pad），製備半導體元件。由氧化矽或氮化矽等電介質層製成的鈍化層（passivation），形成在半導體元件的整個頂面上，用於保護有源電路。鈍化層中的開口使形成在第N個金屬層中的金屬墊裸露出來，作為I/O墊。
在本發明的實施例中，使用第（N-1）個金屬層作為金屬保險絲元件，製備保險絲結構50。在本說明中，半導體元件的製備工藝有三個金屬層。使用第三個金屬層（金屬3或M3），製備I/O墊。金屬保險絲（Fuse）元件形成在第二金屬層（金屬2或M2）中，並且連接到堆疊通孔熔斷器。使用第一金屬層（金屬1或M1）之間的通孔，製備堆疊通孔熔斷器，利用金屬1層，以及第一金屬層和下方的薄膜電阻元件之間的接頭，製備金屬墊。在其他實施例中，利用第一和N-1金屬層之間的通孔，以及含有N個金屬層製備工藝的第一和N-2金屬層的金屬墊，製備熔斷器。雖然，通孔和金屬墊堆疊在垂直方向上，但並不一定垂直對準。
保險絲結構50的結構如下。保險絲結構50包括一個薄膜電阻元件，作為加熱元件。可以利用半導體製備工藝中的任意高電阻薄膜層，製備薄膜電阻元件。另外，用於製備薄膜電阻元件的薄膜，其熔點應高於製備熔斷器材料的熔點。在本發明的實施例中，利用多晶矽製備薄膜電阻元件。形成多晶矽的圖案，並在電介質層66上製備多晶矽電阻元件64。多晶矽電阻元件64用作保險絲結構50的電阻加熱元件。尤其是多晶矽電阻元件64的近端（64a）會在EOS狀況下，形成很大的電壓，產生的熱量將有助於保險絲電路斷開，這將在下文中詳細介紹。多晶矽電阻元件64可以連接到其他電路，例如ESD保護電路（To ESD circuit），通過形成在多晶矽電阻元件64遠端（64b）處的接頭63，連接到金屬1層65。
堆疊通孔熔斷器形成在多晶矽電阻元件64的近端（64a）。更確切地說，接頭（contact）62形成在多晶矽（Poly）電阻元件（resistive element）64的近端（64a）。接頭62連接到利用金屬1層製成的金屬墊60上。通孔58形成在金屬墊60上，並且連接到利用第二金屬層或M2製成的金屬保險絲元件56上。通孔58稱為通孔1，是在第一金屬層和第二金屬層之間的通孔連接。這樣一來，就製成了堆疊通孔熔斷器，它包含通孔58、金屬墊60以及接頭62，堆疊在彼此上方。
確切地說，形成在M1層中的金屬墊60的尺寸足以覆蓋並蓋過接頭62，進一步覆蓋並蓋過通孔58。通孔58堆疊在接頭62上。也就是說，通孔58在垂直方向上形成接頭62的上方。然而，通孔58並不必須與接頭62垂直對準。要形成垂直堆疊結構，通孔58只需要在接頭62上方就可以。
形成金屬保險絲元件56的圖案，作為金屬2層的延長段。金屬保險絲元件56連接到近端（56a）處的堆疊通孔熔斷器，並且通過遠端（56b）的通孔54，連接到I/O墊。通孔54稱為通孔2，作為第二金屬層和第三金屬層之間的通孔連接。I/O墊形成在金屬3層中，開口形成在鈍化層51中，使金屬3層裸露出來，作為I/O墊。
在保險絲結構50中，利用至少一種材料，該材料的熔點低於薄膜電阻元件的熔點，以製備熔斷器。在這種情況下，當薄膜電阻元件因EOS狀況溫度升高時，產生的熱量將融化熔斷器中的材料。在本發明的實施例中，使用鎢（W）填充的接頭、通孔1和通孔2，製備保險絲結構50，鎢的熔點高於1000℃。利用熔點在550℃左右的鋁（Al）製備金屬1和2層。在本發明的實施例中，熔斷器包括利用金屬1層製備的金屬墊，其熔點遠低於多晶矽電阻元件的熔點。另外，利用熔點遠高於金屬墊的鎢，製備熔斷器的通孔，使通孔可以在EOS狀況下將熱傳導至金屬墊，使金屬墊融化，斷開熔斷器。
在第六圖所示的實施例中，表示的是單獨的保險絲結構50。在其他實施例中，可以複製保險絲結構50，製成多個平行的保險絲通路，每個保險絲通路都含有金屬保險絲元件、堆疊通孔熔斷器和薄膜電阻元件。
保險絲結構50的運行方式如下。在EOS狀況下，電流流入，穿過I/O墊52，流經金屬保險絲元件56，通過堆疊通孔熔斷器——通孔1、金屬1、接頭——到達多晶矽電阻元件64。金屬保險絲元件56不會限制電流，因此在金屬保險絲元件56上只有極少的壓降。然而，由於多晶矽層的電阻很高，因此多晶矽電阻元件64將限制電流，多晶矽電阻元件將累計電壓。EOS狀況產生的電流，使多晶矽電阻元件64的近端（64a）產生高壓，於是多晶矽電阻元件64的近端受熱，使堆疊通孔熔斷器的溫度升高。在這種情況下，多晶矽電阻元件64用作加熱元件。多晶矽電阻元件64的加熱效應，使接頭62、金屬墊60以及通孔58溫度升高。由於金屬墊60的熔點最低，當金屬墊60加熱到足夠高的溫度時，金屬將融化，熔斷器將斷開。另外，金屬保險絲元件56用作保險絲結構50在金屬墊60之後的第二個熔點。堆疊通孔熔斷器58將熱量從多晶矽電阻元件64轉移到金屬保險絲元件56上，使金屬保險絲元件56融化，從而進一步斷開熔斷器。
在本發明的實施例中，當保險絲結構50與ESD保護電路串聯時，保險絲通路的電阻應低於ESD電路，從而使發生ESD時，電流將流至ESD保護電路。因此，可以調節薄膜電阻元件的寬度，以改變保險絲結構的電阻。例如，可以加寬多晶矽電阻元件64的寬度，以降低保險絲結構的電阻。還可選擇調節金屬層的寬度，以改變保險絲結構的電阻。
上述保險絲結構適用於為低電流I/O引腳提供EOS保護，包括信號引腳和電源引腳。在某些情況下，本發明所述的保險絲結構不適用於高電流I/O引腳，這是因為在正常的高電流工作狀態下，會導致保險絲斷開。依據本發明的其他方面，可以為高電流I/O引腳提供EOS保護電路。
第八圖表示在本發明的實施例中，在半導體元件中引入集成限流電阻器的集成EOS/ESD保護電路的剖面圖。在本發明的實施例中，集成EOS/ESD保護電路150（“保護電路150”）包括一個利用NPN雙極晶體管制成的高壓ESD保護電路、以及一個利用限流電阻器製成的EOS保護電路，限流電阻器形成在NPN雙極電晶體的N-井（N-Well）中。尤其是第八圖所示的剖面圖表示第四圖所示的集成EOS/ESD保護電路150的配置方法。
雖然N-井電阻器已用作限流電阻器，但是這種N-井電阻器也可用作獨立結構，從而佔用了一部分矽空間。在本發明的實施例中，N-井限流電阻器用作高壓ESD保護電路中的接觸電阻器。在這種情況下，無需佔用很大的矽空間，就能提供限流EOS保護。
參見第八圖，保護電路150形成在半導體本體中。在本實施例中，保護電路150形成在P-型外延層（P-Epi）104上，P-型外延層104形成在半導體襯底（例如P-型襯底（P-Sub）102）上。保護電路150的NPN雙極電晶體包括一個形成在N-井106中的集極、一個形成在P-井108中的基極、以及一個形成在重摻雜N+區110b中的射極，其中P-井108形成在N-井106中，重摻雜N+區110b形成在P-井108中。P+區112形成在P-井108中，為P-井提供歐姆接觸。P-井108和N+射極110b電連接到接地端，例如通過金屬層114b。同時，N+區110a形成在N-井106中，以便連接到要保護的I/O墊（I/O Pad）上，例如通過金屬層114a。
在本發明的實施例中，限流電阻器形成在N-井106中，並串聯在要保護的I/O墊和內部電路之間。更確切地說，通過提供連接到N-井106一端I/O墊的N+區110a以及連接到N-井106另一端內部電路的N+區110c，製備N-井限流電阻器（R10）。因此，N-井106的整個本體都成為限流電阻器R10。N+區110C可以通過金屬層114c，連接到內部電路（To Internal Circuit）。
在電路正常運行時，N-井限流電阻器將攜帶極少的電流，使得I/O墊節點（114a）和內部電路節點（114c）之間幾乎短路。在EOS狀況下，I/O墊產生很大的壓降，大電流穿過N+區110a處的I/O墊，穿過N-井106，朝著N+區110c，流至內部電路。N-井106會在一定程度上限制電流，以保護內部電路。因此，在EOS狀況下，雖然在I/O墊（114a）處存在高電壓，但是由於電流受到N-井116的限制，內部電路節點114c仍處於低電壓。
同時，在ESD狀況下，當I/O墊114a處接收ESD放電時，N-井106、P-井108以及N+區110b形成的NPN雙極電晶體將擊穿，以旁路ESD電流。在本發明的實施例中，利用高壓ESD電路，配置保護電路150，以承受高電壓，例如ESD狀況下的24V高壓。要保護的I/O引腳以及內部電路可以有很低的額定電壓，例如5V。因此，在ESD狀況下，ESD電路會在射極端（N-井106）升至24V。然而，由於N-井106的限流電阻器，使得內部電路仍保持在5V。
第九圖表示在本發明的可選實施例中，在半導體元件中引入集成限流電阻器的集成EOS/ESD保護電路的剖面圖。在本發明的實施例中，集成EOS/ESD保護電路180（“保護電路180”）包括一個利用可控矽整流器（SCR）製成的高壓ESD保護電路，以及一個利用限流電阻器形成的EOS保護電路，限流電阻器形成在SCR的N-井中。
參見第九圖，保護電路180形成在半導體本體中。在本實施例中，保護電路180形成在P-型外延層（P-Epi）104中，P-型外延層104形成在半導體襯底上，例如P-型半導體襯底（P-Sub）102。保護電路180的SCR包括一個形成在P+區112a和N+區110a中的陽極、一個形成在P-井（P-Well）108中的閘極以及一個形成在N+區110b中的陰極，其中P+區112a和N+區110a形成在P-井中，N+區110b形成在P-井中。P+區112b形成在P-井108中，用於提供到P-井的歐姆接觸。P-井閘極108和N+陰極110b電連接到接地（Ground）節點，例如通過金屬層114b。同時，要保護的I/O墊1連接到N+區110a以及N-井（N-Well）106一端的P+區112a，例如通過金屬層114a。
在本發明的實施例中，限流電阻器形成在N-井106中，並且串聯在要保護的I/O墊（I/O Pad）和內部電路之間。更確切地說，通過提供連接到N-井106一端I/O墊的N+區110a以及連接到N-井106另一端內部電路的N+區110c，製備N-井限流電阻器（R10）。因此，N-井106的整個本體都成為限流電阻器R10。N+區110C可以通過金屬層114c，連接到內部電路（To Internal Circuit）。
保護電路180的運行情況與保護電路150的運行類似，在此不再贅述。在EOS狀況下，N-井限流電阻器將限制電流，使內部電路不會經歷高電壓。在ESD狀況下，在正向傳導模式下，SCR接通，以旁路ESD電流。實現有效的過電流和高電壓保護。
在本發明的實施例中，第八圖和第九圖所示的集成EOS/ESD保護電路，可以配有堆疊通孔保險絲結構，以提供額外的EOS保護。第十圖表示在本發明的實施例中，在半導體元件中引入堆疊通孔保險絲結構的集成EOS/ESD保護電路的剖面圖。確切地說，第十圖所示的剖面圖表示第五圖所示的集成EOS/ESD保護電路200的配置方法。
參見第十圖，集成EOS/ESD保護電路200的製備方式與第八圖所示的EOS/ESD保護電路150相同，將不再詳細介紹。堆疊通孔保險絲結構與集成EOS/ESD保護電路串聯。形成在金屬1層中的金屬墊60通過接頭62，電連接到N+區110a。通孔58形成在金屬墊60上，堆疊在接頭62上。形成在金屬2層中的金屬保險絲（Fuse）元件56的一端連接到通孔58，另一端連接到通孔54。通孔54連接到形成在金屬3層中的金屬墊52。例如，金屬墊52可以是半導體元件的I/O墊。
在第十圖所示的保險絲結構中，N-井（N-Well）106用作薄膜電阻元件，提供融化金屬墊60所需的熱量，以斷開熔斷器。在EOS狀況下，高電壓和電流從I/O墊（金屬墊52）流入，將在N+區110a處產生很高的電壓。N+區110a、接頭62和通孔58處的熱量會使金屬墊60融化，斷開熔斷器。
第十一圖表示在本發明的可選實施例中，在半導體元件中引入堆疊通孔保險絲結構的集成EOS/ESD保護電路的剖面圖。參見第十一圖，集成EOS/ESD保護電路250的製備方式與第九圖所示的EOS/ESD保護電路180相同，在此不再詳細介紹。所形成的堆疊通孔保險絲結構與集成EOS/ESD保護電路串聯。形成在金屬1層中的金屬墊60電連接到N+區110a和P+區112a，通過接頭62。通孔58形成在金屬墊60上，堆疊在接頭62上。形成在金屬2層中的金屬保險絲元件56的一端連接到通孔58，另一端連接到通孔54。通孔54連接到形成在金屬3層中的金屬墊52。例如，金屬墊52可以是半導體元件的I/O墊。
在第十一圖所示的保險絲結構中，N-井106作為薄膜電阻元件，提供融化金屬墊60所需的熱量，以斷開熔斷器。在EOS狀況下，高電壓和電流從I/O墊（金屬墊52）流入，將在N+區110a和P+區112a處產生很高的電壓。N+區110a、接頭62和通孔58處的熱量會使金屬墊60融化，斷開熔斷器。
雖然為了表述清楚，以上內容對實施例進行了詳細介紹，但是本發明並不局限於上述細節。實施本發明還有許多可選方案。文中的實施例僅用於解釋說明，不用於局限。
1‧‧‧I/O墊（Pad） 2‧‧‧節點（Vdd） 3‧‧‧金屬 4‧‧‧節點（接地） 5‧‧‧公共節點 6‧‧‧保險絲 8‧‧‧限流電阻器 12‧‧‧內部電路節點 20‧‧‧ESD保護電路 50‧‧‧保險絲 51‧‧‧鈍化層 52‧‧‧I/O墊 54‧‧‧通孔（Via2） 56‧‧‧金屬保險絲元件 56a‧‧‧金屬保險絲元件56的近端 56b‧‧‧金屬保險絲元件56的遠端 58‧‧‧通孔（Via1） 60‧‧‧金屬墊 62、63‧‧‧接頭 64‧‧‧多晶矽電阻元件 64a‧‧‧多晶矽電阻元件64的近端 64b‧‧‧多晶矽電阻元件64的遠端 65‧‧‧金屬1層（M1） 66‧‧‧電介質層 68‧‧‧半導體本體 80‧‧‧保險絲結構 100‧‧‧集成EOS/ESD保護電路 102‧‧‧P-型半導體襯底 104‧‧‧P-型外延層 106‧‧‧N-井 108‧‧‧P-井 110a‧‧‧N-井106一端I/O墊的N+區 110b‧‧‧重摻雜N+區 110c‧‧‧N-井106另一端內部電路的N+區 112‧‧‧P+區 112a‧‧‧N-井（N-Well）106一端的P+區 112b‧‧‧形成在P-井108中的P+區 114a‧‧‧I/O墊 114b‧‧‧金屬墊 114c‧‧‧金屬墊 150‧‧‧集成EOS/ESD保護電路 180‧‧‧保護電路 200‧‧‧集成EOS/ESD保護電路 250‧‧‧集成EOS/ESD保護電路 D1、D2‧‧‧pn接面二極體 D3‧‧‧穩壓二極體 D4‧‧‧二極體 R1‧‧‧限流電阻器 R10‧‧‧限流電阻器 Q2‧‧‧NPN雙極電晶體 M1‧‧‧第一金屬層 M2‧‧‧第二金屬層 M3‧‧‧第三金屬層。
以下的詳細說明及附圖提出了本發明的各個實施例。 第一圖A表示在某些實施例中，用於半導體積體電路輸入-輸出（I/O）引腳的EOS/ESD保護電路； 第一圖B表示在某些實施例中，用於半導體積體電路輸入-輸出（I/O）引腳的EOS/ESD保護電路； 第二圖表示在本發明的實施例中，引入保險絲結構的EOS保護電路的電路圖； 第三圖表示在本發明的實施例中，引入集成的限流電阻器的集成EOS/ESD保護電路的電路圖； 第四圖表示在本發明的可選實施例中，引入集成的限流電阻器的集成EOS/ESD保護電路的電路圖； 第五圖表示在本發明的可選實施例中，引入集成的限流電阻器和保險絲結構的集成EOS/ESD保護電路的電路圖； 第六圖表示在本發明的實施例中，半導體元件中保險絲結構的俯視圖； 第七圖表示在本發明的實施例中，第六圖所示的保險絲結構沿線A-A’的平面圖； 第八圖表示在本發明的實施例中，在半導體元件中引入集成的限流電阻器，集成EOS/ESD保護電路的剖面圖； 第九圖表示在本發明的可選實施例中，在半導體元件中引入集成的限流電阻器，集成EOS/ESD保護電路的剖面圖； 第十圖表示在本發明的實施例中，在半導體元件中引入堆疊的通孔保險絲結構，集成EOS/ESD保護電路的剖面圖； 第十一圖表示在本發明的可選實施例中，在半導體元件中引入堆疊的通孔保險絲結構，集成EOS/ESD保護電路的剖面圖。
50‧‧‧保險絲
51‧‧‧鈍化層
52‧‧‧I/O墊
54‧‧‧通孔(Via2)
56‧‧‧金屬保險絲元件
56a‧‧‧金屬保險絲元件56的近端
56b‧‧‧為金屬保險絲元件56的遠端
58‧‧‧通孔(Via1)
60‧‧‧金屬墊
62、63‧‧‧接頭
64‧‧‧多晶矽電阻元件
64a‧‧‧多晶矽電阻元件64的近端
64b‧‧‧多晶矽電阻元件64的遠端
65‧‧‧金屬1層(M1)
66‧‧‧電介質層
68‧‧‧半導體本體

Claims (19)

  1. 一種保險絲結構，其特徵在於，形成在半導體元件中，與半導體元件的輸入-輸出墊串聯，利用含有N個金屬層的製備工藝製備半導體元件，最下面的金屬層為第一個金屬層，最上面的金屬層為第N個金屬層，該保險絲結構包括： 一個薄膜電阻元件，形成在一半導體本體上，並與本體絕緣，薄膜電阻元件具有第一端和第二端，第二端電連接到半導體元件的電路上； 使用第一個金屬層到第（N-2）個金屬層中的一個或多個金屬層製備的一個或多個金屬墊，形成在第一金屬層中的第一個金屬墊通過接頭連接到薄膜電阻元件的第一端，每個金屬墊都利用通孔連接到一個鄰近的金屬墊，通孔和所述一個或多個金屬墊在垂直方向上堆疊在接頭以及薄膜電阻元件第一端的上方，用於製備所述一個或多個金屬墊的材料的熔點遠低於薄膜電阻元件的熔點； 一個金屬保險絲元件，其第一端通過通孔，連接到輸入-輸出墊，第二端通過通孔，連接到形成在第（N-2）個金屬層中的金屬墊，利用最上面的金屬層製備輸入-輸出墊，利用第（N-1）個金屬層製備金屬保險絲元件； 其中，通孔、所述一個或多個金屬墊以及接頭構成保險絲結構的熔斷器，保險絲結構通過在發生電超載情況時斷開熔斷器，來保護半導體元件的輸入-輸出墊不受電超載影響。
  2. 如申請專利範圍第1項之保險絲結構，其中，發生電超載情況時，薄膜電阻元件上的電壓降使薄膜電阻元件升溫，薄膜電阻元件產生的熱量使通孔以及所述一個或多個金屬墊也升溫，導致至少一個金屬墊因熱融化，從而斷開熔斷器。
  3. 如申請專利範圍第2項之保險絲結構，其中，由於薄膜電阻元件產生的熱，金屬保險絲元件也會升溫，導致在電超載情況時金屬保險絲元件融化。
  4. 如申請專利範圍第1項之保險絲結構，其中，製備薄膜電阻元件的材料，其熔點遠高於用於製備熔斷器的所述一個或多個金屬墊材料的熔點。
  5. 如申請專利範圍第1項之保險絲結構，其中，製備接頭和通孔的材料，其熔點遠高於用於製備熔斷器的所述一個或多個金屬墊材料的熔點。
  6. 如申請專利範圍第1項之保險絲結構，其中，薄膜電阻元件由多晶矽電阻元件構成，所述一個或多個金屬墊由鋁金屬墊構成，通孔由鎢通孔構成。
  7. 如申請專利範圍第1項之保險絲結構，其中，半導體元件包括三個金屬層、利用最上面的或第三個金屬層製成輸入-輸出墊、利用第二個金屬層製成金屬保險絲元件、以及由形成在最下面或第一個金屬層中的金屬墊構成所述一個或多個金屬墊。
  8. 如申請專利範圍第1項之保險絲結構，其中，薄膜電阻元件、所述一個或多個金屬墊以及金屬保險絲元件構成一個單獨的保險絲通路，該保險絲結構還包括多個並聯的保險絲通路，每個保險絲通路都含有薄膜電阻元件、所述一個或多個金屬墊以及金屬保險絲元件。
  9. 如申請專利範圍第1項之保險絲結構，其中，薄膜電阻元件的第二端電連接到半導體元件的靜電放電電路。
  10. 如申請專利範圍第1項之保險絲結構，其中，金屬保險絲元件包括第（N-1）個金屬層的延長段。
  11. 如申請專利範圍第1項之保險絲結構，其中，半導體本體包括一個半導體襯底，以及一個在半導體襯底上方的絕緣層。
  12. 一個保護電路，其特徵在於，形成在半導體元件中，並且連接到半導體元件的輸入-輸出墊，該保護電路包括： 一個靜電放電（ESD）保護電路，形成在半導體本體中，並連接在輸入-輸出墊和一接地節點之間，配置ESD保護電路，使與ESD狀況有關的電流旁路至接地節點； 一個限流電阻器，串聯在半導體元件的輸入-輸出墊和一內部電路節點之間，限流電阻器被與ESD保護電路集成在一起，並作為ESD保護電路的一部分。
  13. 如申請專利範圍第12項之保護電路，其中，ESD保護電路包括一個NPN雙極電晶體，NPN雙極電晶體具有一集極形成在一N-井中，一基極形成在形成於N-井中的一P-井中，以及一射極作為一第一重摻雜N-型區形成在P-井中，集極電連接到輸入-輸出墊，基極和射極一起電連接到接地節點；其中限流電阻器形成在N-井中， N-井的第一端連接到輸入-輸出墊， N-井的第二端連接到內部電路節點，位於第一端和第二端之間的N-井構成限流電阻器。
  14. 如申請專利範圍第13項之保護電路，其中，限流電阻器包括一個第二重摻雜N-型區，形成在N-井的第一端，並且連接到輸入-輸出墊，以及一個第三重摻雜N-型區形成在N-井的第二端，並連接到內部電路節點，N-井的第一端和第二端相互分隔開。
  15. 如申請專利範圍第12項之保護電路，其中，ESD保護電路包括一個可控矽整流器（SCR），具有一個陽極形成在一第一重摻雜N-型區中和形成於一N-井中的一第一重摻雜P-型區中，一個閘極形成在形成於N-井中的一P-井中，以及一個陰極作為一第二重摻雜N-型區形成在P-井中，陽極電連接到輸入-輸出墊，閘極和陰極一起電連接到接地節點；其中限流電阻器形成在N-井中，N-井的第一端連接到輸入-輸出墊，N-井的第二端連接到內部電路節點，位於第一端和第二端之間的N-井構成限流電阻器。
  16. 如申請專利範圍第13項之保護電路，其中，限流電阻器包括第一重摻雜N-型區，形成在N-井的第一端，並且連接到輸入-輸出墊，以及一個第三重摻雜N-型區，形成在N-井的第二端，並且連接到內部電路節點，N-井的第一端和第二端相互分隔開。
  17. 如申請專利範圍第12項之保護電路，其中，還包括一個保險絲結構，串聯在輸入-輸出墊和ESD保護電路之間，保險絲結構包括一個配置成金屬墊的熔斷器，金屬墊在垂直方向上堆疊在接頭和通孔之間，熔斷器連接到一個連接至輸入-輸出墊的金屬保險絲元件。
  18. 如申請專利範圍第14項之保護電路，其中，還包括一個保險絲結構，串聯在輸入-輸出墊和ESD保護電路之間，保險絲結構包括一個配置成金屬墊的熔斷器，金屬墊在垂直方向上堆疊在接頭和通孔之間，熔斷器連接到一個連接至輸入-輸出墊的金屬保險絲元件。
  19. 如申請專利範圍第15項之保護電路，其中，還包括一個保險絲結構，串聯在輸入-輸出墊和ESD保護電路之間，保險絲結構包括一個配置成金屬墊的熔斷器，金屬墊在垂直方向上堆疊在接頭和通孔之間，接頭連接到第一重摻雜N-型區，熔斷器連接到一個連接至輸入-輸出墊的金屬保險絲元件。
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