JP5019689B2 - 電流バラスティングesd高感度装置のための装置 - Google Patents
電流バラスティングesd高感度装置のための装置 Download PDFInfo
- Publication number
- JP5019689B2 JP5019689B2 JP2001550813A JP2001550813A JP5019689B2 JP 5019689 B2 JP5019689 B2 JP 5019689B2 JP 2001550813 A JP2001550813 A JP 2001550813A JP 2001550813 A JP2001550813 A JP 2001550813A JP 5019689 B2 JP5019689 B2 JP 5019689B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- connection terminals
- cross
- esd
- conductive strips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Description
【発明の属する技術分野】
この特許出願は、2000年1月4日に出願したアメリカ仮出願第60/174,326号の利益を主張する。なお、その内容は当該明細書に援用されている。
【0002】
【発明の分野】
この発明は、一般に電子デバイスの電流保護に関連があり、特に完全にシリサイド化された静電気放電高感度装置での電流バラスティングに関する。
【0003】
【発明の背景】
金属酸化物半導体(MOS)トランジスタを含む集積回路は、電圧の形で入力信号及び移送出力信号を受ける。これらの装置は、非常に少ない装置面積で一般的に作られ、回路の合計を最大にするために、集積回路の上で実行されることができ、回路が高周波数であるが最小の電源デマンドで動くことができるようになっている。しかし、これらの装置の問題は、集積回路の内部回路ノード、出力端子、又は入力端子に印加される電気過負荷からの損傷に対する感度である。これらの装置のためのゲート酸化膜は一般的に非常に薄く、印加電圧が比較的低いレベルを超えたときでさえ壊れる可能性がある。このような破壊は、トランジスタ又は他の装置の即時又は促進された破壊を引き起こすであろう。過剰電圧は、静電破壊(ESD)の形でしばしば応力に起因する。広く知られるように、ESD現象は、簡潔に述べるが、アンペアのオーダーの比較的大きい電流を示すことができる。ESD現象と関連した闘争問題のために、MOS装置の製造業者は、速くノードを放電することのできるパスを提供する保護装置を設計する。保護装置は、装置の入力バッファ又は出力バッファー・パッドと、基準電位(例えば接地)のソースとの間に配置され、害される可能性のある装置からESD電圧を速く伝導するようになっている。なお、ESD装置、ESD保護装置、及びESD高感度装置の用語は、この文書中で取り換えられて使われることに注意してほしい。
【0004】
図1は、そのようなESD保護装置の平面図である。例示的な装置は、ソース及びドレイン領域、ソース及びドレイン領域を分離するチャネル領域の上のゲート電極を有するNチャネルMOSトランジスタとして実行される。装置はMOSトランジスタとして実行されるが、それは、ドレイン領域に対応するコレクタ領域、ソース領域に対応したエミッタ領域、及びチャンネル領域に対応したベース領域を有する寄生バイポーラトランジスタとしてESD保護方式で動く。代表的な構成で、ゲート電極は、直接接続によって抵抗する接続を通して基準電位(例えば接地)のソースに結ばれる。広く知られたように、バイポーラトランジスタのコレクタとエミッタ(Vce)との間の電位が予め定められた電圧より大きくなるとき、スナップバック・トリガー電圧として知られているように、電圧Vceは、低い値へ急に戻る。装置は、スナップバックホールディング電圧として既知のようにこの低い値で電圧を固定し、この伝導方式で、トランジスタは、非常に低いインピーダンスを提示し、従ってどんな電流でも接地へ導く。
【0005】
図1で示すESD保護装置は、装置に対する電流ストレス及び電圧を低減するために、比較的高いESD電流が伝えられることができる多重チャネルを含む。各々のチャネルは、トランジスタ3のドレイン領域2内の金属接続ターミナル4、及び対応する、トランジスタのソース領域6の金属接続ターミナル8によって画成される。接続ターミナル4は、固体の金属接続1に接続される。金属開口又はスロット7は、時々種々のプロセス理由のために必要である。理想的には、ESD状態の間、実質的に等しい「電流パス」は、ESD電流を放電するために複合の非交差及び非識別パスを作る接続ターミナルの各々の対の間で確立される。
【0006】
半導体処理におけるもう一つの傾向は、それらの性能を改良するためにシリサイドをMOSトランジスタのソース及びドレイン領域に印加することである。シリサイド化された領域は、一般的にソース及びドレイン領域を形成するドープされたシリコンより低い表面抵抗を示す。
【0007】
しかし、ESD保護装置のゲート及びソース領域へのシリサイドを適用するのは、装置の性能に影響を及ぼすことができる。シリサイドがゲートの次に比較的あらいエッジを有することができるので、これは、高い局部的な電場、及び高電流密度(及び温度での対応する増加)によるエッジの劣化につながる。シリサイドが比較的低いシート抵抗を有するので、全体の装置電流は一つの少ない装置領域に流れることができ、即時の損傷を引き起こすことができる。
【0008】
ESD保護装置でのゲート−ツー−コンタクトスペーシングを増加させる試みがなされ、シリサイド故障の可能性を最小にする試みで熱−発生コレクタ−ベース接合領域から遠く離れてシリサイドを置く。そのような装置は以下に示すように図2で示される。しかし、これらの方法は、シリサイドを選択的に装置のソース及びドレイン電極の部分に加えることを防止するために、ESD保護装置のための特殊加工ステップを要求し、装置の幾何学形状を増加させる。
【0009】
分散平行放電パスを有するMOSトランジスタ配列構造を実行することによって、ESD保護を提供するための試みもなされた。それは、アメリカ特許番号5,763,919において説明されている。これらの分散平行放電パスは、n−well領域で及び構造体のN+ドレイン領域で形成される。分散N+ドレイン領域は、局所酸化又は浅いトレンチアイソレーション(STI)によって画成される。局部的な酸化又はSTI界面の近くの基板接合へのN+の部分は、機械的ストレス発生を示し、他のもの中で、電界焦点、電流リーク及びブレークダウンへの弱さを起こす。この構造体も、N−wellによる非線形放電パス抵抗を有し、構造体の性能は、拡散/ウェル抵抗に依存している。この構造体のもう一つの特徴は、分散平行放電パスが基板から絶縁されないということであり、従って、基板に電位破壊を引き起こし(分散N+ドレイン領域)、望ましくない追加の寄生容量(分散N+領域及びN−well領域)を加える。
【0010】
【発明の概要】
本発明は、ESD保護装置の電流をバラスティングするための装置で具体化される。バラスティング抵抗は、一般の導体パッドと、ESD保護装置の離隔配置された複数の接続ターミナルのそれぞれとの間で非相交わっている伝導性ストリップを連結することによって達成される。接続ストリップは、ESD装置の接続ターミナルと、コンタクトパッドとの間のそれぞれのバラスティング抵抗器を形成する。
【0011】
本発明の一つの見地によれば、伝導性のストリップは、金属から形成される。
【0012】
本発明の別の見地から述べると、伝導性のストリップは、ポリシリコンから形成される。
【0013】
本発明のまだもう一つの見地に従うと、伝導性のストリップは、バイア及び接続している層の垂直に曲折接続から形成される。
【0014】
本発明のまだもう一つの見地に従うと、接続ターミナルの間の横方向抵抗は、ターミナルの各々の対の間で局所的にESD装置のドレイン領域をセグメント化することによって高められる。
【0015】
本発明の別の見地から述べると、接続ターミナルの間の横方向抵抗は、ESD装置のゲート電極に平行な部分及び伝導性のストリップの間で延びた更なる部分を有する、更なるゲート電極を画成することによって高められる。
【0016】
本発明の別の見地から述べると、マルチプルコンポーネント並列接続ESD装置としてESD装置は実行され、各々のコンポーネントESD装置はドレイン領域、ゲート領域及びソース領域を有し、個々の複数のバラスティング抵抗器を形成する複数の非交差伝導性のストリップを、一般の電気的に伝導性のターミナルと各ESD装置の個々のドレイン領域での離隔配置された複数の接続ターミナルの各々との間で含む。
【0017】
上述のもの概要及び後述の詳細な説明は本発明の例示であって、限定的でないことを理解されたい。
【0018】
【本発明の詳細な説明】
添付の図面と関連して読んだ場合、本発明は以下の詳細な説明から最もよく理解される。通常の習慣に従うと、図面の種々の特徴は、一定の尺度を持っていないことを強調する。これに対して、種々の特徴の寸法は、明確にするために任意に拡大又は縮小されている。
【0019】
本発明は、寄生NPNトランジスタとして機能するNMOS ESD保護装置に関して説明されるが、本発明が、寄生PNPトランジスタ、ダイオード(例えばツェナーダイオード、アバランシダイオード)及びシリコン制御整流器として機能するPMOS保護装置等の他のESD装置(例えばMOS又はバイポーラ)のために使われることができることは、熟考される。これらの代替実施形態で、一つのESD保護装置は、マルチプル並列接続を有する。
【0020】
上で述べるように、装置でローカライズされた電流の大きさを縮小する一つの方法は、バラスティング抵抗器を加えることである。図2(先行技術)はシリサイド化したNMOS装置の平面図である。そして、それは電流バラスティングを導入するためにシリサイドの局所ブロッキングを使う。図2で示されるESD保護装置は、離散的接続ターミナル4及び8を含み、接点領域2及び6だけに、シリサイドが加えられている。ドレイン領域12の残余及びソース領域14は、シリサイド化していない。電流バラスティングは、シリサイドが加えられない領域の長さに対する構造体の幅のアスペクト比のために発生する(例えば領域12及び14)。図2で表される形状の一つの不利は、シリサイドが選択されたMOS装置のドレイン及び/又はソース電極の一部だけに適用された装置を形成するために要求される追加の処理ステップが高価であり、場合によっては、集積回路操作の歩留まり及び/又は性能を縮小すると知られている。
【0021】
本発明は、ESD装置のコンタクト電極と外部コンタクトとの間の別個の電気的に絶縁したバラスト電流パス、あるいは、保護されている電流伝達装置を作ることによって先行技術の不足を克服する。これらの絶縁したバラスト電流パスは、先行技術装置より均一に電流を分散するか、電流の集中を低減し、次に、ESD装置の局所加熱を低減する。本発明の例示的な実施形態は、主にESD電流をチャネルの間で横方向抵抗を示す非交差抵抗チャネルに閉じ込める。チャネル間横方向抵抗及び抵抗チャネルの組合わせは電流フローがチャネルの中で均一に広げられることを確実にし、そして、ESD電流フローを閉じ込めて電流集中を大きく低減する。
【0022】
電流発明のバラスト電流パスが電気的に半導体基板から分離されるので、いくつかの利点が先行技術に提供される。これらの利点は、拡散/ウェル抵抗から独立した保護性能と、局部的な酸化及びシリコンの間の材料界面に起因する付加された機械的ストレスのないことを含む。付加された機械的ストレスの不利は、(1)電界の局所化、(2)リーク電流及び(3)ブレークダウンの増加する見込みを含む。また、本発明の絶縁バラスト電流パスは、先行技術に対して、バラスト抵抗線形性、バラスト抵抗のより低い値、接合容量の付加のないこと、よりコンパクトなレイアウト及び余分のプロセスステップ(シリサイド−ブロック化デバイスが有するような)のない、他の利点を提供する。
【0023】
図3は、横方向抵抗及びバラスティング抵抗を説明した本発明の例示的な実施形態の平面図の部分的な回路図である。本実施形態で、例えば、集積回路の外部コンタクトを示す金属コンタクト17は、複数の非交差抵抗素子18を通して、ESD保護装置3のドレイン領域2に接続される。下記のように、素子18の各々は、それぞれのバラスティング抵抗を提供する。ESD装置3のドレイン領域2の上の抵抗素子18の間に複数の抵抗素子20がある。これらの素子の各々は、抵抗素子18のバラスティング作用を高める横方向抵抗を提供する。横方向抵抗器は、ESD装置3のドレイン2の形状のプロダクトであり、電気絶縁が中で提供されている。ドレイン領域が比較的狭いので、かなりの抵抗が、隣接の接続ターミナルの間に存在する。この抵抗は、装置に沿った追加であって、右端のコンタクト電極と左端の接点との間の抵抗が、介在抵抗の合計であるこのようになっている。ESD装置3のソース領域6も、バラスティング抵抗器18及び横方向抵抗器20を含む。
【0024】
本発明の例示的な実施形態では外部コネクタ17にESD装置を連結するが、ESD装置が過電圧状態から回路の他のノードを保護するために連結されることができることは、企図される。例えば、ESD装置は、回路の正と負の操作可能電力接続の間で連結されることができる。図3は、ESD装置の両方のソース及びドレイン領域に連結されているバラスティング抵抗器を示すが、それらがソース領域だけ又はドレイン領域だけのどちらにも接続されることができることは、企図される。
【0025】
非交差抵抗チャネルの中の電流の均一な分配が発生する。それは、一つのチャネルが他のチャネルより多くの電流を引き出すならば、抵抗チャネル18を横切る電圧降下は、外部コンタクト17でのより高い電圧という結果を増加させるからである。このより高い電圧は、次に、他の非交差チャネルを通してより大きな電流フローを誘導し、高い電流が他のチャネルの中で再分配されるべき高い電圧を一つのチャネルに引き起こすことになる。この分析は、チャネルが装置を通して異なったままであると仮定する。横方向抵抗20は、電流フローがESD保護装置の上で接続ターミナルの間で低減されることを確実とする。ESD現象の間、ESD保護装置を通した伝導パスは、一つの接続ターミナルから次への伝導パスより低い抵抗を有する。理想的には、横方向抵抗20の値は、できるだけ大きくなければならない。横方向抵抗の値は、コンタクト4の各々及びコンタクト8の各々の間隔を増加させることによって増加することができる、しかし実現すると、間隔が若干の値より増加するとき、装置の幅効率は減少する。発明者は、ESD保護装置の「オン」抵抗よりも大体大きな抵抗のどのような値が許容できるか決定した。従って、バラスティング抵抗器18及び横方向抵抗器20の組合せは、ESD装置3を通して複合の非交差パスの中でESD電流を均一に分散するために作動する。
【0026】
図4Aは、寄生的なバイポーラトランジスタを図で示している発明の例示的な実施形態の回路図であり、ESD装置のドレイン及びソース上の接続ターミナル4及び8のそれぞれの対の間で流れている「電流パス」によって形成される。図4Aで示すように、例示的なESD装置の構造体は、ESD装置のドレイン接続ターミナル4に接続されるコレクタ電極を有している複数のオープンベースNPNトランジスタを形成し、エミッタ電極は、ESD装置のソース接続ターミナル8に接続した。トランジスタを横切る電圧がスナップバック閾値電位を超える時、複数の寄生的なNPNトランジスタの各々は、ESD電流及び電圧状態の上に他から生じている電流を伝えるためにスナップバックモードに入る。オープンベース装置として、寄生的なNPNトランジスタが示されるが、ベース電極が半導体基板で実行されるので、装置が必ずしもオープンベースであるというわけではない。しかしベース電極に印加される基板電位は、比較的小さく、寄生的なNPNトランジスタのESD保護装置としての性能に実質的に影響を及ぼさない。
【0027】
図4Bは、NPNトランジスタによって示される可変抵抗を図示した図4Aで示される本発明の実施形態の等価回路図である。図4Bで、図4Aで示されるNPNトランジスタは各々がスナップバック保持電圧によって決定されたオフセット電圧ソース125を有する可変抵抗21としてモデル化される。各々の可変抵抗21のための抵抗の値は、それぞれの導電パス中を流れるESD電流の関数である。理想的には、前に述べたように、横方向抵抗20は伝導パスの中でESD電流の均一な分配を確実にするようにできるだけ大きくなければならない。この状態は、横方向抵抗20及びバラスト抵抗18を可変抵抗21と比較して大きくすることによって満足される。
【0028】
図5は、本発明の第一の例示的な実施形態の平面図であり、バラスト抵抗器を形成するために金属非交差ストリップ24及び34を使用する。図5で、装置のドレイン側の金属ストリップ24は、ESD装置3のシリサイド化したドレイン領域2内の、共通端子17及び離散的な接続ターミナル4の間で連結される。装置のソース側の金属ストリップ34は、シリサイド化したソース領域6内のそれぞれの離散的な接続ターミナル8に連結されてソース領域6を共通端子19に接続し、それは、例えば、基準電位(例えば接地)のソースに接続されることができる。金属ストリップ24は、非交差であるために構成されて及び間隔36で分離される。金属ストリップ34は、また、非交差であるために構成されて及び間隔38によって分離される。金属の各々のストリップは、ESD電流フローのためのパスを提供して及びバラスティング抵抗を提供する。横方向抵抗は、離散的な接続点に各々の金属ストリップを連結することによって隣接の金属ストリップの間で示される。本発明の例示的な実施形態で、各々の金属細長片、ストリップの間の間隔及びドレイン領域2の高さの長さ及び幅は、バラスティング抵抗の所望の量を提供するように選ばれる。発明のもう一つの実施形態で、電流バラスティングは、装置の一方(すなわち、ドレイン側かソース側)だけで、提供される。酸化物コーティングは金属ストリップ24及び34及び半導体基板の間で絶縁を提供することを支援する。ストリップ24及び34の形成は、標準的な金属溶射手続の部分として少しの特殊加工ステップも必要としない。
【0029】
図6は、バラスティング抵抗器を形成するためにポリシリコンの非交差ストリップの使用を図で示す本発明の第二の例示的な実施形態の平面図である。本実施形態において、ポリシリコン・ストリップ42は、コネクタ41によって共通端子17に接続されて及びコネクタ43によって短い金属ストリップ50に接続される。順番に、短い金属ストリップ50は、接続ターミナル4によってESD装置3のドレイン領域2に接続される。発明の例示的な実施形態で、金属領域50が、ESD装置にポリシリコン・ストリップを接続するために使われる。それは、今の現状技術処理ルールがシリサイド化拡散2に直接にポリシリコンを接続しないからである。ストリップ42は、非交差であるように構成され、間隔46によって分離される。発明のこの例示的な実施形態で、ESD装置3のソース側で、金属ストリップ34は離散的な接続ターミナル8で、シリサイド化したソース領域6に連結される。例示的な実施形態で、これらのストリップは、共通端子19によって接地にソース領域6を接続する。
【0030】
図5で示される実施形態のように、ストリップ34は、非交差であるように構成され、間隔38によって分離される。金属ストリップ24の上にポリシリコン・ストリップ42を使う利点は、図5で示される、ポリシリコン・ストリップのシート抵抗がほぼ金属のシート抵抗より大きな桁であることである。このより高い抵抗のため、シリサイド化したポリシリコン・ストリップの使用は、金属ストリップが使われる時よりもコンパクトな構造体ができるようにする。図6で示される構造体は、どんな追加のプロセスステップなしででも形成されることができる。他のポリシリコン層が処理されるとき、ポリシリコン・ストリップ42は置かれることができ、従って、下にある酸化物層は、ストリップ34及び42の間で絶縁を提供する。金属ストリップ50及び34は、標準的なメタライゼーションプロセス及びコネクタ41、43の部分であることができ、例えば、接続ターミナル4及び8は、また、標準的な半導体プロセスの部分であるタングステン・バイアであることができる。
【0031】
図7Aは、垂直曲折非交差ストリップを図で示した本発明の第三例示的な実施形態の平面図である。本実施形態において、各々のストリップ60及び64は、例えば、接合することによって形成される。そして、また、プロセスの部分であるコンタクトバイアを有する、ポリシリコン及び金属ストリップが集積回路操作で異なるレベルで形成される。バラスティング抵抗器60及び64は、ポリシリコン、バイア及び金属の直列結合によって形成される。各々のバラスティング抵抗器のコンポーネントを絶縁する同じ機構によって、バラスティング抵抗器60及び64は、絶縁される。装置のドレイン側の上で、垂直曲折非交差ストリップ60は、接続ターミナル4によってシリサイド化したドレイン領域2に連結される。垂直曲折非交差ストリップ60は、間隔72によって分離される。垂直に曲折非交差ストリップ64は、ソース装置の側で、接続ターミナル8でシリサイド化したソース領域6に連結される。ストリップ64は、非交差であるために構成されて及び間隔76によって分離される。
【0032】
図7Bは、発明の第三実施形態に従う一つの垂直に曲折ストリップ60の断面図である。この曲折ストリップは、ESD装置3のドレイン領域2に、共通端子17を接続する。外部コネクタ17で始まり、ストリップ60は、ポリシリコン78のセグメントまで下に向かってコネクタ41、上にもう一つのコネクタ41、金属層50、バイア81、第二の金属層83のセグメント、第二バイア84、及び第三金属層82のセグメントを含む。第三金属層82のセグメントは、ポリシリコン層78のもう一つのセグメントに、バイアの直列結合を通して、第二の金属層のセグメント、もう一つのバイア、第一の金属層のセグメント及びコネクタに接続される。ポリシリコンのこの第二のセグメントは、第三金属層82の第二のセグメントに、コネクタ、第一の金属層、バイア、第二の金属層のセグメント及びもう一つのバイアのセグメントを通して接続される。最後に、この例示的な実施形態で、第三金属層82の第二のセグメントはバイア84、第二の金属層83のセグメント、もう一つのバイア81、第一の金属層50のセグメント及び接続ターミナル4の直列結合を通して、ESD装置3のドレイン領域2に接続される。本発明の例示的な実施形態で、第一の、第二の及び第三金属層はアルミニウム又は銅膜であることができ、バイア及び接続ターミナルはタングステン・プラグであることができる。これらの直列結合は、バラスティング抵抗器60を形成する。本実施形態において、バイアの各々は、かなりの抵抗(例えば進んだ深いサブミクロン技術で5〜10オーム)をバラスティング抵抗器60に加える。他の層の各々も抵抗を加え、一般的に、金属層の抵抗は、ポリシリコン層78、コネクタ41及びバイア81及び84の合成抵抗と比較して無視してよい。7A図及び7Bで表される本発明の例示的な実施形態の利点は、形状のコンパクト性である。
【0033】
曲折の数及び層の数は、例示的なだけである。満足なバラスティング抵抗器がより多いかより少ない層及び/又はより多いかより少しの曲折を使って製造されることができることは、企図される。
【0034】
図8は、各個にバラストされた保護装置電池の配列を図で示した発明の第4の例示的な実施形態の平面図である。各々の要素保護装置電池96は、それぞれの非交差ストリップ100によって第一のターミナル90及び第二のターミナル94に連結される。非交差ストリップ100は、バラスティング抵抗を提供する。非交差ストリップ100は、前に説明した又は下で説明する実施形態の何でも含み、金属、ポリシリコン、垂直曲折ストリップ又はそれらの組合わせを使ってバラスト抵抗器100を形成することができる。図8で表される例示的な実施形態の利点は、比較的小さい領域において実行されることができ、多数のESD装置の上にESD電流を均一に分散し、従って比較的大きいESD現象を扱うことができる点である。
【0035】
図9は、発明の第5の実施形態の平面図であって、セグメント化されたドレイン及びソース領域を利用することによる、追加の側部絶縁及び改良されたトリガーを提供しているESD保護装置である。図9で示される装置は、ポリシリコン伝導性の素子104及び下にある誘電及びウェル又は基板材料によって分離される活性領域106を含む。伝導性の素子104は、ゲート電極に接続されることを要求されず、従って、発明の代替実施形態で、伝導性の素子は、ゲート電極に接続されるか又は接続されない。非交差ストリップ102は、バラスト抵抗を提供する。非交差ストリップ102は、金属、シリサイド化ポリシリコン、垂直曲折ストリップ又はそれらのどんな組合わせをも含む、前に説明した実施形態の何でも含むことができる。図9で示される装置は、ESD装置で密に形成している別個の保護装置電池によって、能率的に領域を利用する。ポリシリコン素子104は、ソース及びドレイン領域で、側部電流を妨げ、非交差ストリップ102の間で絶縁を提供する。保護装置電池のごく近傍は、ESD装置の改良されたトリガーを提供する。MOSテクノロジーを利用している図9で示される発明の実施形態で、トリガーは、増加するドレイン接合周辺部によって高められる(すなわち寄生的なnpnトランジスタのdV/dt(過渡状態)トリガリングを増加させることによって)。更なるトリガーの改善は、増加するドレインゲート・オーバラップ・キャパシタンスは、高いオーム抵抗を通してアースにゲート電極が接続されることをできるようにすることによって図9で示される実施形態で得られる。セグメント化されたドレイン領域が長いゲート領域の下でチャネル領域の延長部分によって更に分離されることができることが予想される。
【0036】
図10は、局部的な高い電界密度を更に低減するために構成されるESD装置を図で示した発明の第6の実施形態の平面図である。図10で表される配列は、ポリシリコン伝導性の素子116によって分離される活性領域124を含む。非交差ストリップ114は、バラスト抵抗を提供する。非交差ストリップ114は、金属、ポリシリコン、垂直曲折ストリップ又はそれらのいかなる組合わせでも含む、前に説明した実施形態の何でも含むことができる。ポリシリコン素子116は、側部電流フローを妨げ、従って非交差ストリップ114の間で絶縁を提供する。しかし、ポリシリコン素子112の垂直線及び水平物セグメントの交わりで形成されるコーナーは、比較的高い局部的な電界密度を引き起こす可能性がある。図10で示される分割ゲート形状は、局部的な電界密度を低減する。この代替形状でメインのポリシリコン・ストリップ(ゲート)120が、公称トランジスタ・ゲート長で形成される。ポリシリコン素子116は、狭いポリシリコン・ストリップ118によって接続され、該ストリップは、望ましくは、ドレイン領域内に完全に形成され、集積回路プロセスのために望ましくは最小のデザインルールより少ないゲート長を有している。スペース122は、ポリシリコン・ストリップ118及び120の間で、また、できるだけ狭く形成される。活性領域124、ポリシリコン・ストリップ118及び領域がスペース122で位置した活性領域(N+)は、更なるMOS/バイポーラトランジスタを形成する。このトランジスタ(それはESD装置のMOSトランジスタと直列にある)は、その短いゲート長のため、漏れるように故意に形成される。従って、この更なるトランジスタは、抵抗器として作動し、メイントランジスタのゲートのエッジと接触したドレインからのESD電流をそらす。装置で密集している電流を防ぐために、側部電流フローは、先に述べたようにポリシリコン素子116によって更に妨げられる。
【0037】
本発明が複合の例示的な実施形態に関して説明されるが、先に述べたように、添付の請求項の範囲内で、行うことができることが意図される。
【図面の簡単な説明】
【図1】 図1(先行技術)は、完全にシリサイド化されたNMOS装置の平面図である。
【図2】 図2(先行技術)は、シリサイドの局所ブロッキングを実行しているシリサイド化したNMOS装置の平面図である。
【図3】 図3は、回路図であって、部分的に平面図図形で、バラスティング抵抗及び横方向抵抗を説明した本発明の例示的な実施形態の図である。
【図4A】 図4Aは、寄生バイポーラ・デバイスに適用したものを示した本発明の例示的な実施形態の回路図である。
【図4B】 図4Bは、図4Aで示される例示的実施形態等価回路図であり、寄生的なバイポーラ・デバイスの可変抵抗を図で示し、電圧源のキャパシティをクランプしている電圧を示す。
【図5】 図5は、金属の非交差ストリップを図で示した本発明の例示的な実施形態の平面図である。
【図6】 図6は、ポリシリコンの非交差ストリップを図で示している本発明の例示的な実施形態の平面図である。
【図7A】 図7Aは、垂直に曲折非交差ストリップを図で示した、本発明の例示的な実施形態の平面図である。
【図7B】 図7Bは、一つの垂直曲折ストリップの断面図であり、実例の目的のために、垂直に曲折非交差ストリップ60のうちの一つが、図7Bで示される。
【図8】 図8は、各個の安定保護装置電池の配列を図で示した本発明の例示的な実施形態の平面図である。
【図9】 図9は、セグメント化されたドレイン及びソース領域を利用した改良されたトリガーを提供する安定保護装置電池の配列を図で示した本発明の実施形態の平面図である。
【図10】 図10は、安定保護装置電池の配列を図で示した本発明の実施形態の平面図であり、セグメント化されたドレイン領域を利用している改良されたトリガーを提供し、局所高電流密度を縮小するために構成される。
Claims (10)
- 第一の領域及び第二の領域を有している静電放電高感度(ESD)装置の電流を安定させ、該ESD装置のオン時に、基準電位のソースに接続されているターミナルへの前記第一の領域及び前記第二の領域を通る伝導パスを提供することによって過電圧状態から電子回路のノードを保護する装置であって、前記装置は、
前記ESD高感度装置の前記第一の領域に設けられた複数の離隔配置された接続ターミナルであって、前記第一の領域にそれぞれの電気コンタクトを提供し、前記第一の領域及び前記離隔配置された接続ターミナルは、前記第一の領域内の離隔配置された接続ターミナルの連続したものの間の横方向抵抗を示すように構成されており、前記横方向抵抗は、
前記ESD装置がオン時の前記伝導パスの抵抗より大きい、複数の離隔配置された接続ターミナルと、
複数の絶縁した非交差伝導性のストリップであって、各々が第一の端及び第二の端を有し、前記絶縁した非交差伝導性のストリップの各々の前記第一の端部が電気的に前記ノードに接続しており、前記絶縁した非交差伝導性のストリップの各々の前記第二の端部が前記複数の離隔配置された接続ターミナルのそれぞれ異なる一つに接続している、複数の絶縁した非交差伝導性のストリップと、
を備える装置。 - 前記ESD高感度装置の前記第二の領域に設けられた複数の更なる離隔配置された接続ターミナルであって、前記第二の領域にそれぞれの電気コンタクトを提供し、前記第二の領域及び前記離隔配置された接続ターミナルは、前記更なる離隔配置された接続ターミナルの連続したものの間の横方向抵抗を示すために構成されている、複数の更なる離隔配置された接続ターミナルと、
複数の更なる非交差伝導性のストリップであって、各々が第一の端部及び第二の端部を有し、前記更なる非交差伝導性のストリップの各々の前記第一の端部が、前記更なる離隔配置された接続ターミナルのそれぞれ異なる一つに電気的に接続されており、前記更なる非交差伝導性のストリップの各々の前記第二の端部が、基準電位の前記ソースに接続された前記ターミナルに接続されている、複数の更なる非交差伝導性のストリップと、
を更に備える請求項1に記載の装置。 - 第一の領域及び第二の領域を有している静電放電高感度(ESD)装置の電流を安定させ、過電圧状態から電子回路のノードを保護するための装置であって、前記装置は、
前記ESD高感度装置の前記第一の領域に設けられた複数の離隔配置された接続ターミナルであって、前記第一の領域にそれぞれの電気コンタクトを提供し、前記第一の領域及び前記離隔配置された接続ターミナルは、前記離隔配置された接続ターミナルの連続したものの間の横方向抵抗を示すように構成されている、複数の離隔配置された接続ターミナルと、
複数の絶縁した非交差伝導性のストリップであって、各々が第一の端及び第二の端を有し、前記絶縁した非交差伝導性のストリップの各々の前記第一の端部が電気的に前記ノードに接続しており、前記絶縁した非交差伝導性のストリップの各々の前記第二の端部が前記複数の離隔配置された接続ターミナルのそれぞれ異なる一つに接続している、複数の絶縁した非交差伝導性のストリップと、
前記ESD高感度装置の前記第二の領域に設けられた複数の更なる離隔配置された接続ターミナルであって、前記第二の領域にそれぞれの電気コンタクトを提供し、前記第二の領域及び前記離隔配置された接続ターミナルは、前記更なる離隔配置された接続ターミナルの連続したものの間の横方向抵抗を示すために構成されている、複数の更なる離隔配置された接続ターミナルと、
複数の更なる非交差伝導性のストリップであって、各々が第一の端部及び第二の端部を有し、前記更なる非交差伝導性のストリップの各々の前記第一の端部が、前記更なる離隔配置された接続ターミナルのそれぞれ異なる一つに電気的に接続されており、前記更なる非交差伝導性のストリップの各々の前記第二の端部が、基準電位のソースに接続されている、複数の更なる非交差伝導性のストリップと、
を備えており、
前記ESD高感度装置が寄生的バイポーラトランジスタを形成するNMOS ESD装置を備え、前記第一の領域がドレイン領域であり、前記第二の領域がソース領域であり、第三の領域がゲート領域であり、前記装置が複数の伝導性の素子を含み、各々の伝導性の素子が、前記ESD装置の前記第三領域に電気的に接続しており、前記複数の離隔配置された接続ターミナルの隣接のしたものそれぞれの対の間の前記第一の領域に延び、前記さらなる離隔配置した接続ターミナルの複数の隣接したもののそれぞれの対の間の前記ESD装置の前記第2領域に延びた、装置。 - 前記絶縁した非交差伝導性のストリップの各々は、抵抗を示し、前記第一の領域及び前記複数の離隔配置された接続ターミナルは、前記ESD装置の前記第一の領域内の離隔配置された接続ターミナルの連続したものの間の前記横方向抵抗が、少なくとも一つの前記非交差伝導性のストリップによって示される抵抗と比べ比較的大きいように構成される請求項3に記載の装置。
- メインゲート及び二次ゲートを有する分割ゲートと、
複数の伝導性の素子と、
を更に備え、
前記二次ゲートは前記前記ESD装置の前記第一の領域の完全に上方にあり、各々の伝導性の素子が第一の端部及び第二の端部を有し、前記伝導性の素子の前記第一の端部は前記ESD装置の前記第一の領域の上の前記二次ゲートに電気的に接続され、前記第二の端部は、前記離隔配置された接続ターミナルのそれぞれの対の間で、前記ESD装置の前記第一の領域を横切って延びた、請求項1に記載の装置。 - 静電破壊(ESD)保護装置であって、該ESD装置のオン時に、基準電位のソースに接続されているターミナルへの該ESD装置を通る伝導パスを提供することによって過電圧状態から電子回路のノードを保護するものであり、当該ESD装置は、
第一の半導体型のドレイン領域であって、前記ドレイン領域は、該ドレイン領域にそれぞれの電気コンタクトを提供する複数の離隔配置された接続ターミナルを備え、前記ドレイン領域及び前記離隔配置された接続ターミナルが、前記離隔配置された接続ターミナルの連続したものの間の横方向抵抗を示すために構成され、前記横方向抵抗は、前記ESD装置がオン時の当該ESD装置を通る前記伝導パスの抵抗より大きい、ドレイン領域と、
第二の半導体型のチャネル領域であって、所定の長さ及び幅を有し、該チャネル領域の前記幅に沿って、前記ドレイン領域と物理的に接触する、チャネル領域と、
第一の半導体型のソース領域であって、前記チャネル領域の前記幅に沿って前記チャネル領域と物理的に接触し、前記チャネル領域の前記長さによって前記ドレイン領域から分離されており、基準電位のソースに接続されている前記ターミナルに接続されている、ソース領域と、
前記チャネル領域から絶縁され、その上に配置されるゲート電極と、
複数の絶縁した非交差伝導性のストリップであって、各々が第一の端部及び第二の端部を有し、前記絶縁された非交差伝導性のストリップの各々の前記第一の端部は、前記第一の領域の上方の前記ノードに接続しており、前記非交差伝導性のストリップの各々の前記第二の端部は、前記複数の離隔配置された接続ターミナルのそれぞれ異なる一つに接続している、複数の絶縁した非交差伝導性のストリップと、
を備える装置。 - 前記ESD保護装置の前記ソース領域に設けられた複数の更なる離隔配置された接続ターミナルであって、前記ソース領域にそれぞれの電気コンタクトを提供し、前記ソース領域及び前記離隔配置された接続ターミナルが、前記更なる離隔配置された接続ターミナルの連続したものの間での横方向抵抗を示すために構成されている、複数の更なる離隔配置された接続ターミナルと、
複数の更なる非交差伝導性のストリップであって、各々が第一の端部及び第二の端部を有し、前記更なる非交差伝導性のストリップの各々の前記第一の端部は、前記更なる離隔配置された接続ターミナルのそれぞれ異なる一つに電気的に接続しており、前記更なる非交差伝導性のストリップの各々の前記第二の端部は基準電位のソースに接続している、複数の更なる非交差伝導性のストリップと、
を更に備える請求項6に記載のESD装置。 - 静電破壊(ESD)保護装置であって、
第一の半導体型のドレイン領域であって、前記ドレイン領域は、該ドレイン領域にそれぞれの電気コンタクトを提供する複数の離隔配置された接続ターミナルを備え、前記ドレイン領域及び前記離隔配置された接続ターミナルが、前記離隔配置された接続ターミナルの連続したものの間の横方向抵抗を示すために構成される、ドレイン領域と、
第二の半導体型のチャネル領域であって、所定の長さ及び幅を有し、該チャネル領域の幅に沿って前記ドレイン領域と物理的に接触する、チャネル領域と、
第一の半導体型のソース領域であって、前記チャネル領域の幅に沿って前記チャネル領域と物理的に接触し、前記チャネル領域の長さによって前記ドレイン領域から分離されている、ソース領域と、
前記チャネル領域から絶縁され、その上に配置されるゲート電極と、
複数の絶縁した非交差伝導性のストリップであって、各々が第一の端部及び第二の端部を有し、前記絶縁された非交差伝導性のストリップの各々の前記第一の端部は、前記第一の領域の上方の前記ノードに接続しており、前記非交差伝導性のストリップの各々の前記第二の端部は、前記複数の離隔配置された接続ターミナルのそれぞれ異なる一つに接続している、複数の絶縁した非交差伝導性のストリップと、
を備えており、
前記ドレイン領域は、複数のドレイン領域にセグメント化され、各々のセグメント化されたドレイン領域は、前記離隔配置された接続ターミナルのそれぞれ異なる一つを備え、前記セグメント化されたドレイン領域は、前記第二の型の半導体のそれぞれのチャネルによって分離されており、
前記ソース領域は複数のソース領域にセグメント化され、各々のセグメント化されたソース領域は、前記更なる離隔配置された接続ターミナルのそれぞれ異なる一つを備え、前記セグメント化されたソース領域は、前記第二の型の半導体のそれぞれのチャネルによって分離されている、ESD装置。 - 複数の伝導性の素子であって、前記離隔配置された接続ターミナルの隣接するものの間にある前記ドレイン領域のそれぞれの領域から絶縁され、その上に配置されている、複数の伝導性の素子と、
前記複数の伝導性の素子を相互接続させる接続素子であって、前記ゲート電極に隣接しているが前記ゲート電極から分離した前記ドレイン領域のエリア内の前記ドレイン領域より上に位置し、そこから絶縁された接続素子と、
を含む請求項6に記載のESD装置。 - マルチプルコンポーネント静電破壊(ESD)保護装置であって、該マルチプルコンポーネントESD装置のオン時に、基準電位のソースに接続されている端子への該マルチプルコンポーネントESD装置を通る伝導パスを提供することによって過電圧状態から電子回路のノードを保護するものであり、当該マルチプルコンポーネントESD装置は、
複数のコンポーネントESD装置であって、
各々のコンポーネントESD装置は、
第一の半導体型のドレイン領域であって、前記ドレイン領域は、該ドレイン領域にそれぞれの電気コンタクトを提供する複数の離隔配置された接続ターミナルを含み、前記ドレインの領域及び前記離隔配置された接続ターミナルが、前記離隔配置された接続ターミナルの連続したものの間の横方向抵抗を示すために構成されており、前記横方向抵抗は、当該マルチプルコンポーネントESD装置がオン時の前記伝導パスによって示される抵抗より大きい、ドレイン領域と、
第二の半導体型のチャネル領域であって、所定の長さ及び幅を有し、該チャネル領域の前記幅に沿って、前記ドレイン領域と物理的に接触する、チャネル領域と、 第一の半導体型のソース領域であって、前記チャネル領域の前記幅に沿って前記チャネル領域と物理的に接触し、前記チャネル領域の長さによって前記ドレイン領域から分離されており、前記ソース領域は、前記ソース領域にそれぞれの電気コンタクトを提供する複数の更なる離隔配置された接続ターミナルを含み、前記ソース領域及び前記更なる離隔配置された接続ターミナルが、前記更なる離隔配置された接続ターミナルの連続したものの間の横方向抵抗を示すために構成されているソース領域と、
前記チャネル領域から絶縁され、その上に配置されるゲート電極と、
第一の電気的に伝導性のターミナル及び第二の電気的に伝導性のターミナルと、
複数の第一の非交差伝導性のストリップであって、各々、第一の端部及び第二の端部を有し、前記第一の非交差伝導性のストリップの各々の前記第一の端部が、電気的に前記第一の電気的に伝導性のターミナルに接続し、前記第一の非交差伝導性のストリップの各々の第二の端部が、前記ドレイン領域との電気コンタクトを作るために、前記複数の離隔配置された接続ターミナルのそれぞれ異なる一つに接続されている、複数の第一の非交差伝導性のストリップと、
複数の第二の非交差伝導性のストリップであって、各々、第一の端部及び第二の端部を有し、前記第二の非交差伝導性のストリップの各々の前記第一の端部が、電気的に前記第二の電気的に伝導性のターミナルに接続し、前記第二の非交差伝導性のストリップの各々の前記第二の端部は、前記ソース領域とのコンタクトに領域を作るために前記複数の更なる離隔配置された接続ターミナルのそれぞれ異なる一つに接続されている、複数の第二の非交差伝導性のストリップと、
を備える複数のコンポーネントESD装置と、
前記コンポーネントESD装置の全ての前記第一の電気的に伝導性のターミナルを接続している第一の導体と、
前記コンポーネントESD装置の全ての前記第二の電気的に伝導性のターミナルを接続している第二の導体と、
を備える装置。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17432600P | 2000-01-04 | 2000-01-04 | |
US60/174,326 | 2000-01-04 | ||
US09/583,141 US6587320B1 (en) | 2000-01-04 | 2000-05-30 | Apparatus for current ballasting ESD sensitive devices |
US09/583,141 | 2000-05-30 | ||
PCT/US2001/000182 WO2001050533A1 (en) | 2000-01-04 | 2001-01-04 | Apparatus for current ballasting esd sensitive devices |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003519926A JP2003519926A (ja) | 2003-06-24 |
JP2003519926A5 JP2003519926A5 (ja) | 2011-12-15 |
JP5019689B2 true JP5019689B2 (ja) | 2012-09-05 |
Family
ID=26870119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001550813A Expired - Lifetime JP5019689B2 (ja) | 2000-01-04 | 2001-01-04 | 電流バラスティングesd高感度装置のための装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6587320B1 (ja) |
EP (1) | EP1245048A1 (ja) |
JP (1) | JP5019689B2 (ja) |
TW (1) | TW488061B (ja) |
WO (1) | WO2001050533A1 (ja) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6947268B2 (en) * | 2002-02-05 | 2005-09-20 | Oki Electric Industry Co., Ltd. | ESD-protecting circuit and LSI using the same |
TW560042B (en) * | 2002-09-18 | 2003-11-01 | Vanguard Int Semiconduct Corp | ESD protection device |
US6946720B2 (en) * | 2003-02-13 | 2005-09-20 | Intersil Americas Inc. | Bipolar transistor for an integrated circuit having variable value emitter ballast resistors |
US6927458B2 (en) * | 2003-08-08 | 2005-08-09 | Conexant Systems, Inc. | Ballasting MOSFETs using staggered and segmented diffusion regions |
JP4170210B2 (ja) * | 2003-12-19 | 2008-10-22 | Necエレクトロニクス株式会社 | 半導体装置 |
JP2005209792A (ja) | 2004-01-21 | 2005-08-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
KR100568515B1 (ko) * | 2004-12-06 | 2006-04-07 | 삼성전자주식회사 | 저항 소자를 구비한 반도체소자 및 그 제조방법 |
US20060234399A1 (en) * | 2005-04-15 | 2006-10-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Meander metal line under the pad for improved device MM ESD performance |
DE102005022763B4 (de) * | 2005-05-18 | 2018-02-01 | Infineon Technologies Ag | Elektronische Schaltkreis-Anordnung und Verfahren zum Herstellen eines elektronischen Schaltkreises |
US7646063B1 (en) | 2005-06-15 | 2010-01-12 | Pmc-Sierra, Inc. | Compact CMOS ESD layout techniques with either fully segmented salicide ballasting (FSSB) in the source and/or drain regions |
US7397089B2 (en) * | 2005-08-10 | 2008-07-08 | Skyworks Solutions, Inc. | ESD protection structure using contact-via chains as ballast resistors |
US7595245B2 (en) * | 2005-08-12 | 2009-09-29 | Texas Instruments Incorporated | Semiconductor device having a gate electrode material feature located adjacent a gate width side of its gate electrode and a method of manufacture therefor |
US7709896B2 (en) * | 2006-03-08 | 2010-05-04 | Infineon Technologies Ag | ESD protection device and method |
JP4993941B2 (ja) * | 2006-04-27 | 2012-08-08 | パナソニック株式会社 | 半導体集積回路及びこれを備えたシステムlsi |
US7557413B2 (en) * | 2006-11-10 | 2009-07-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Serpentine ballasting resistors for multi-finger ESD protection device |
US8008747B2 (en) | 2008-02-28 | 2011-08-30 | Alpha & Omega Semiconductor, Ltd. | High power and high temperature semiconductor power devices protected by non-uniform ballasted sources |
US8946942B2 (en) * | 2008-03-03 | 2015-02-03 | Alpha And Omega Semiconductor Incorporated | Robust semiconductor power devices with design to protect transistor cells with slower switching speed |
EP2335283B1 (en) | 2008-09-11 | 2017-08-02 | Nexperia B.V. | Protection for an integrated circuit |
JP5603089B2 (ja) * | 2009-02-23 | 2014-10-08 | セイコーインスツル株式会社 | 半導体装置 |
JP5886387B2 (ja) * | 2009-03-11 | 2016-03-16 | ルネサスエレクトロニクス株式会社 | Esd保護素子 |
JP5595751B2 (ja) * | 2009-03-11 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | Esd保護素子 |
JP2011071329A (ja) * | 2009-09-25 | 2011-04-07 | Seiko Instruments Inc | 半導体装置 |
US8987778B1 (en) * | 2009-12-16 | 2015-03-24 | Maxim Integrated Products, Inc. | On-chip electrostatic discharge protection for a semiconductor device |
US9293452B1 (en) * | 2010-10-01 | 2016-03-22 | Altera Corporation | ESD transistor and a method to design the ESD transistor |
US8981484B2 (en) * | 2011-06-27 | 2015-03-17 | Marvell World Trade Ltd. | Ballast resistor for super-high-voltage devices |
JP5864216B2 (ja) * | 2011-11-04 | 2016-02-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9059168B2 (en) * | 2012-02-02 | 2015-06-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Adjustable meander line resistor |
US8890222B2 (en) | 2012-02-03 | 2014-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Meander line resistor structure |
CN103280458B (zh) * | 2013-05-17 | 2015-07-29 | 电子科技大学 | 一种集成电路芯片esd防护用mos器件 |
EP3007224A1 (en) * | 2014-10-08 | 2016-04-13 | Nxp B.V. | Metallisation for semiconductor device |
US9543430B2 (en) | 2014-11-03 | 2017-01-10 | Texas Instruments Incorporated | Segmented power transistor |
US10115718B2 (en) | 2016-04-21 | 2018-10-30 | Globalfoundries Inc. | Method, apparatus, and system for metal-oxide-semiconductor field-effect transistor (MOSFET) with electrostatic discharge (ESD) protection |
US11152505B2 (en) | 2018-06-28 | 2021-10-19 | Texas Instruments Incorporated | Drain extended transistor |
US10461182B1 (en) | 2018-06-28 | 2019-10-29 | Texas Instruments Incorporated | Drain centered LDMOS transistor with integrated dummy patterns |
US11374124B2 (en) | 2018-06-28 | 2022-06-28 | Texas Instruments Incorporated | Protection of drain extended transistor field oxide |
CN110824181B (zh) * | 2019-10-18 | 2021-10-15 | 中国航空工业集团公司西安飞行自动控制研究所 | 一种低电阻敏感器件信号连接方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60136359A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
JPH02105562A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体集積回路装置 |
JPH02273971A (ja) * | 1989-03-13 | 1990-11-08 | Philips Gloeilampenfab:Nv | 保護回路をそなえた半導体デバイス |
JPH1050933A (ja) * | 1996-08-02 | 1998-02-20 | Nippon Steel Corp | 入力保護回路 |
JPH10242296A (ja) * | 1997-02-28 | 1998-09-11 | Nec Corp | 半導体装置 |
JPH1187631A (ja) * | 1997-09-09 | 1999-03-30 | Nec Corp | 半導体装置 |
JPH11103021A (ja) * | 1997-09-26 | 1999-04-13 | Seiko Instruments Inc | 保護回路および保護回路を用いた電子回路 |
Family Cites Families (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1380427A (en) | 1970-12-07 | 1975-01-15 | Hitachi Ltd | Apparatus for scanning the signals applied to an array of semiconduc tor devices |
US4306246A (en) | 1976-09-29 | 1981-12-15 | Motorola, Inc. | Method for trimming active semiconductor devices |
DE2852621C4 (de) | 1978-12-05 | 1995-11-30 | Siemens Ag | Isolierschicht-Feldeffekttransistor mit einer Drif tstrecke zwischen Gate-Elektrode und Drain-Zone |
JPH0821632B2 (ja) | 1987-01-10 | 1996-03-04 | 三菱電機株式会社 | 半導体集積回路 |
DE58906972D1 (de) | 1988-08-16 | 1994-03-24 | Siemens Ag | Bipolartransistor als Schutzelement für integrierte Schaltungen. |
US5248892A (en) * | 1989-03-13 | 1993-09-28 | U.S. Philips Corporation | Semiconductor device provided with a protection circuit |
US4930036A (en) | 1989-07-13 | 1990-05-29 | Northern Telecom Limited | Electrostatic discharge protection circuit for an integrated circuit |
DE4003560A1 (de) | 1990-02-06 | 1991-08-08 | Siemens Ag | Schaltungsanordnung zum schutz von anschluessen integrierter schaltkreise |
JP3375659B2 (ja) * | 1991-03-28 | 2003-02-10 | テキサス インスツルメンツ インコーポレイテツド | 静電放電保護回路の形成方法 |
JP3318774B2 (ja) | 1992-06-29 | 2002-08-26 | ソニー株式会社 | 半導体装置および固体撮像装置 |
US5218222A (en) | 1992-09-16 | 1993-06-08 | Micron Semiconductor, Inc. | Output ESD protection circuit |
US5404041A (en) * | 1993-03-31 | 1995-04-04 | Texas Instruments Incorporated | Source contact placement for efficient ESD/EOS protection in grounded substrate MOS integrated circuit |
US5477414A (en) * | 1993-05-03 | 1995-12-19 | Xilinx, Inc. | ESD protection circuit |
US5498892A (en) | 1993-09-29 | 1996-03-12 | Ncr Corporation | Lightly doped drain ballast resistor |
TW247368B (en) * | 1993-09-29 | 1995-05-11 | Seiko Epuson Co | Current regulating semiconductor integrate circuit device and fabrication method of the same |
DE4341170C2 (de) | 1993-12-02 | 2001-05-03 | Siemens Ag | ESD-Schutzstruktur für integrierte Schaltungen |
JPH088441A (ja) | 1994-06-23 | 1996-01-12 | Sony Corp | デュアルゲート型電界効果トランジスタ |
JP2638537B2 (ja) | 1995-01-11 | 1997-08-06 | 日本電気株式会社 | 半導体装置 |
DE19507313C2 (de) | 1995-03-02 | 1996-12-19 | Siemens Ag | Halbleiterbauelement mit Schutzstruktur zum Schutz vor elektrostatischer Entladung |
DE19510777C1 (de) | 1995-03-24 | 1996-06-05 | Itt Ind Gmbh Deutsche | Verfahren zum Herstellen einer CMOS-Struktur mit ESD-Schutz |
US5602409A (en) | 1995-07-13 | 1997-02-11 | Analog Devices, Inc. | Bidirectional electrical overstress protection circuit for bipolar and bipolar-CMOS integrated circuits |
US5654860A (en) | 1995-08-16 | 1997-08-05 | Micron Technology, Inc. | Well resistor for ESD protection of CMOS circuits |
WO1997020348A1 (en) | 1995-11-30 | 1997-06-05 | Micron Technology, Inc. | Structure for esd protection in semiconductor chips |
US5637902A (en) | 1996-01-16 | 1997-06-10 | Vlsi Technology, Inc. | N-well resistor as a ballast resistor for output MOSFET |
US5547881A (en) | 1996-03-06 | 1996-08-20 | Taiwan Semiconductor Manufacturing Company Ltd | Method of forming a resistor for ESD protection in a self aligned silicide process |
JP3717227B2 (ja) | 1996-03-29 | 2005-11-16 | 株式会社ルネサステクノロジ | 入力/出力保護回路 |
US5721439A (en) | 1996-04-10 | 1998-02-24 | Winbond Electronics Corporation | MOS transistor structure for electro-static discharge protection circuitry |
US5744839A (en) | 1996-06-11 | 1998-04-28 | Micron Technology, Inc. | ESD protection using selective siliciding techniques |
KR100188135B1 (en) | 1996-06-27 | 1999-06-01 | Samsung Electronics Co Ltd | Protection device of semiconductor device |
US5763919A (en) | 1996-07-08 | 1998-06-09 | Winbond Electronics Corporation | MOS transistor structure for electro-static discharge protection circuitry having dispersed parallel paths |
TW305071B (en) * | 1996-08-14 | 1997-05-11 | Winbond Electronics Corp | The MOSFET in electro-static discharge protecting circuit |
US5796570A (en) | 1996-09-19 | 1998-08-18 | National Semiconductor Corporation | Electrostatic discharge protection package |
US5793083A (en) | 1996-11-25 | 1998-08-11 | Texas Instruments Incorporated | Method for designing shallow junction, salicided NMOS transistors with decreased electrostatic discharge sensitivity |
TW408465B (en) | 1997-01-24 | 2000-10-11 | United Microelectronics Corp | The manufacture method of anti-electrostatic discharge device |
US5990520A (en) | 1997-02-07 | 1999-11-23 | Digital Equipment Corporation | Method for fabricating a high performance vertical bipolar NPN or PNP transistor having low base resistance in a standard CMOS process |
US5854504A (en) | 1997-04-01 | 1998-12-29 | Maxim Integrated Products, Inc. | Process tolerant NMOS transistor for electrostatic discharge protection |
US5991134A (en) | 1997-06-19 | 1999-11-23 | Advanced Micro Devices, Inc. | Switchable ESD protective shunting circuit for semiconductor devices |
US5834356A (en) | 1997-06-27 | 1998-11-10 | Vlsi Technology, Inc. | Method of making high resistive structures in salicided process semiconductor devices |
JPH1187727A (ja) * | 1997-09-12 | 1999-03-30 | Mitsubishi Electric Corp | 半導体装置 |
US6022769A (en) | 1997-12-23 | 2000-02-08 | Texas Instruments -- Acer Incorporated | Method of making self-aligned silicided MOS transistor with ESD protection improvement |
US6028758A (en) | 1998-01-16 | 2000-02-22 | Vantis Corporation | Electrostatic discharge (ESD) protection for a 5.0 volt compatible input/output (I/O) in a 2.5 volt semiconductor process |
-
2000
- 2000-05-30 US US09/583,141 patent/US6587320B1/en not_active Expired - Lifetime
-
2001
- 2001-01-04 JP JP2001550813A patent/JP5019689B2/ja not_active Expired - Lifetime
- 2001-01-04 TW TW090100198A patent/TW488061B/zh not_active IP Right Cessation
- 2001-01-04 WO PCT/US2001/000182 patent/WO2001050533A1/en not_active Application Discontinuation
- 2001-01-04 EP EP01900851A patent/EP1245048A1/en not_active Withdrawn
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60136359A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
JPH02105562A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体集積回路装置 |
JPH02273971A (ja) * | 1989-03-13 | 1990-11-08 | Philips Gloeilampenfab:Nv | 保護回路をそなえた半導体デバイス |
JPH1050933A (ja) * | 1996-08-02 | 1998-02-20 | Nippon Steel Corp | 入力保護回路 |
JPH10242296A (ja) * | 1997-02-28 | 1998-09-11 | Nec Corp | 半導体装置 |
JPH1187631A (ja) * | 1997-09-09 | 1999-03-30 | Nec Corp | 半導体装置 |
JPH11103021A (ja) * | 1997-09-26 | 1999-04-13 | Seiko Instruments Inc | 保護回路および保護回路を用いた電子回路 |
Also Published As
Publication number | Publication date |
---|---|
EP1245048A1 (en) | 2002-10-02 |
TW488061B (en) | 2002-05-21 |
JP2003519926A (ja) | 2003-06-24 |
US6587320B1 (en) | 2003-07-01 |
WO2001050533A1 (en) | 2001-07-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5019689B2 (ja) | 電流バラスティングesd高感度装置のための装置 | |
JP2003519926A5 (ja) | ||
US7354813B2 (en) | Method for electrostatic discharge protection in integrated circuits | |
US7911750B2 (en) | Resistor triggered electrostatic discharge protection | |
US5043782A (en) | Low voltage triggered snap-back device | |
US5468667A (en) | Method of placing source contacts for efficient ESD/EOS protection in grounded substrate MOS integrated circuit | |
US7646063B1 (en) | Compact CMOS ESD layout techniques with either fully segmented salicide ballasting (FSSB) in the source and/or drain regions | |
US6927458B2 (en) | Ballasting MOSFETs using staggered and segmented diffusion regions | |
US5521783A (en) | Electrostatic discharge protection circuit | |
US7186594B2 (en) | High voltage ESD-protection structure | |
JP3144330B2 (ja) | 半導体装置 | |
US6347026B1 (en) | Input and power protection circuit implemented in a complementary metal oxide semiconductor process using salicides | |
JPH0518469B2 (ja) | ||
KR100298819B1 (ko) | 반도체칩에서의정전기방전(esd)보호구조 | |
EP0472654B1 (en) | Low voltage triggered snap-back device | |
US10615076B2 (en) | Semiconductor chip having on-chip noise protection circuit | |
US7595245B2 (en) | Semiconductor device having a gate electrode material feature located adjacent a gate width side of its gate electrode and a method of manufacture therefor | |
US6061218A (en) | Overvoltage protection device and method for increasing shunt current | |
KR970030780A (ko) | 반도체 집적 회로 장치 | |
TWI305050B (en) | Esd-robust power switch and method of using same | |
JP2004521477A (ja) | Esd−センシティブ回路のためマルチ・フィンガ電流バラスティングesd保護回路及びインタリーブ配置されたバラスティング | |
US6597021B2 (en) | Protection circuit and semiconductor device | |
JP3574359B2 (ja) | 半導体装置 | |
JP4006023B2 (ja) | 集積回路 | |
JPH03147373A (ja) | ゲート保護回路付絶縁ゲート形半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070704 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071214 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100309 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110712 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20111012 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20111019 |
|
A524 | Written submission of copy of amendment under section 19 (pct) |
Free format text: JAPANESE INTERMEDIATE CODE: A524 Effective date: 20111028 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120110 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120405 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120515 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120612 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5019689 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150622 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |