KR100298819B1 - 반도체칩에서의정전기방전(esd)보호구조 - Google Patents

Abstract

I/O 패드용 ESD 보호 구조에서는 트랜지스터의 능동 영역들 아래에 웰 트랜지스터들이 형성된다. 웰 트랜지스터들은 능동 영역들과 직렬로 결합되며, ESD 동작으로부터 트랜지스터를 보호하는데 효과적인 부가적인 저항을 제공한다. 능동 영역들 위의 금속 도체들은 절연층을 통해 형성된 다수의 콘택트부를 가지며 이 콘택트부들은 능동 영역들과 접촉한다. 트랜지스터의 이들 능동 영역에 인접한 부가적인 능동 영역들도 웰 저항과, I/O 패드로의 도선을 제공하는 도전층에 결합된다. 이 능동 영역들은 실리사이드화되어 저항을 감소시키고 트랜지스터의 스위칭 속도를 증가시킨다. n-웰 트랜지스터들은 직렬로 결합되어서 능동 영역들의 저항에 비해 큰 저항을 제공하여 ESD 동작의 영향을 감소시킨다.

Description

반도체칩에서의 정전기 방전(ＥＳＤ) 보호 구조 {STRUCTURE FOR ESD PROTECTION IN SEMICONDUCTOR CHIPS}

종래의 CMOS 동작에서는, 트랜지스터의 능동 영역(active area)의 저항들이 전압 강하의 일부를 흡수함으로써 전류를 분기시키도록 설계된 트랜지스터들을 보호하며, 또한 정전기 방전(ESD: Electrostatic Discharge) 발생시 흐를 수 있는 전류의 총량을 제한하는 작용을 한다. ESD 트랜지스터는 ESD 발생과 관련된 전류를 방전시키는 공지의 전류 경로를 제공하는데 이용된다. 그러나, CMOS 회로의 주파수 응답을 개선하기 위하여 트랜지스터의 능동 영역의 저항이 작거나 감소된 경우, 능동 영역 저항은 더 이상 ESD 트랜지스터를 통한 그와 같은 전류 제한 효과를 제공하지 못한다. 그와 같은 트랜지스터와 기타 다른 반도체 구조가 손상되는 것을 방지하기 위해서는 ESD 발생시에 ESD 트랜지스터를 통하는 전류를 제한하기 위해 저항을 더 부가할 필요가 있다.

<발명의 요약>

본 발명은 ESD 발생시에 ESD 트랜지스터를 통해 흐르는 전류량을 제한하기위한 장치를 제공한다. 웰(well) 저항들은 전계 효과 트랜지스터의 능동 영역과 다이(die)와의 신호 송수신에 사용되는 도선과 직렬로 연결된다.

본 발명의 일 실시예에서, ESD 트랜지스터는 n＋ 능동 영역 아래에 형성된 n-웰 저항을 구비한다. ESD 트랜지스터 능동 영역 각각에 인접한 곳에는 n＋ 능동 영역이 더 형성되며, 그와 같은 인접 n＋ 영역의 적어도 일부의 아래에는 웰 저항이 신장한다. n-웰 저항과 n＋ 영역은 전기적으로 직렬 연결되므로 ESD 트랜지스터를 통해 흐르는 전류도 n＋ 능동 영역보다 훨씬 더 높은 시트 저항을 가진 n-웰 저항을 만나게 된다. 일 실시예에서, n＋ 능동 영역은 텡스텐이나 티타늄으로 형성된 실리사이드로 피복되어 n＋ 능동 영역의 총저항이 감소되기 때문에, n-웰 저항의 시트 저항이 n＋ 능동 영역의 시트 저항보다 훨씬 크게 되어 트랜지스터의 스위칭 시간이 더 빨라진다. 인접 n＋ 영역 위에는 금속 도선들이 형성되어 있는데, 이들 금속 도선은 이 영역과는 실리콘 이산화물, BPGS 또는 기타 다른 적당한 절연체로 구성된 절연층에 의해 분리되어 있다.

금속 도선들은 I/O 패드와 전원에 이르는 도선으로 제공되며, 다수의 콘택트부가 형성되어 있고, 이 콘택트부를 통해 신장하여 n＋ 능동 영역과 전기적으로 접속한다. ESD 트랜지스터 n＋ 능동 영역 내에는 콘택트부 세트가 더 형성되어 있다. 또한, 콘택트부 세트 각각의 상단에는 금속층이 다른 회로와의 접속을 위해 형성되어 있다.

n-웰 저항은 고전류가 흐르는 동안, 큰 전압 강하를 제공하여 ESD 트랜지스터의 전압과 전류 모두를 제한한다. 따라서 ESD 동작에 대한 부정적인 영향이 제한된다.

본 발명은 반도체에 관한 것으로, 특히 정전기 방전 발생시에 전류를 분기시키기 위한 반도체 구조에 관한 것이다.

도 1은 내부에 ESD 보호 구조가 구성되어 있는 반도체 다이의 일부에 대한 평면도.

다음의 실시예들에 대한 상세한 설명에서는, 예시적으로 도시된 첨부 도면을 참조하여 본 발명이 실시될 수 있는 특정 실시예들을 설명한다. 이들 실시예들은 본 기술 분야의 통상의 전문가가면 본 발명을 실시할 수 있도록 충분히 상세히 설명된다. 또한, 다른 실시예들을 실시할 수 있으며, 본 발명의 본질과 범위내에서 구조적, 논리적, 그리고 전기적인 변형이 가능하다. 따라서, 다음의 상세한 설명은 한정적 의미로 해석되어서는 아니되며, 본 발명의 범위는 첨부된 청구의 범위에 의해서 정해진다.

도 1에서는, 반도체 다이의 p-도핑 영역에 형성된 정전기 방전 보호 구조 또는 회로의 평면도가 도면 부호 10으로 총괄 도시되어 있다. 본 회로는 CMOS 바이폴라 래터럴(bipolar lateral) npn 구조에서 소오스와 드레인으로 이용될 수 있는 서로 근접 위치한 한 쌍의 n＋ 도핑 폴리실리콘 능동 영역(12, 14)을 포함한다. 도면 부호 16으로 표시된 소오스와 드레인 사이의 간격(gap)은 p-도핑된다. ESD 발생시에 공지의 전류 경로를 제공하는 트랜지스터 구조는 임의 형태의 것이 이용될 수 있다. 능동 영역(12, 14)에 인접한 곳에는 도면 부호 26과 46으로 표시되어 있는 바와 같이 이 능동 영역에 근접하여 이격된 상태로 한 쌍의 n＋ 능동영역(18, 20)이 형성되며, 전체 구조는 실리콘 이산화물, BPSG 또는 기타 다른 적당한 절연 재료와 같은 증착(deposited) 또는 성장(grown) 절연 재료로 피복된다. 능동 영역들의 간격은 능동 영역들간에 직접적으로 전류가 흐르는 것을 방지하기에 충분하다.

능동 영역(12) 내에는 절연층을 통해서 금속 또는 고도전성 폴리실리콘(polysilicon)으로써 다수의 제1 콘택트부(30)가 형성되며, 이들간은 서로 통전된다. 콘택트부들을 통하는 전류 흐름을 더욱 균일하게 하기 위하여, 이들은 고도전층(31)에 의해 서로 전기적으로 결합된다. 마찬가지로, 다수의 제2 콘택트부(32)가 인접 능동 영역(18)과 접촉하도록, 절연층을 통해 다수의 제2 콘택트부(32)가 형성된다. 이 콘택트부들(32)도 전원에 이르는 도선으로 이용되는 금속화 도체(34)와 같은 고도전층을 통해 전기적으로 결합된다. 능동 영역(12)과 인접한 능동 영역(18) 모두 아래에는 n-웰 저항(36)이 적어도 부분적으로 형성되며, 이 저항은 상기 두 영역과 물리적으로 결합되어 있기 때문에 두 영역과 전기적으로 접촉 상태에 있다. 일 실시예에서는 이 n-웰 저항은 제1 및 제2 세트의 콘택트부(30, 32) 모두 아래로 신장하도록 형성된다. 이 n-웰 저항은 표준 이온 주입법 또는 기타 다른 공지된 기법을 이용하여 형성된다. 이 저항은 일 실시예에서는 단위 면적당 약 2000Ω 정도의 시트 저항값(sheet resistance)을 갖고 있다. 다른 실시예에서는 이 저항은 원하는 총저항값에 따라서 달라질 수 있다. 이 저항은 능동 n＋ 영역의 저항보다 훨씬 크도록 설계되며, 이 n＋ 영역은 고주파 스위칭 능력을 유지하기 위하여 훨씬 낮은 시트 저항을 갖고 있다. 각 n-웰 저항에 대한총저항은 n＋ 능동 영역들 사이의 길이(x)와 폭(y)의 함수이다. 총저항은 x/y 의 비와 시트 저항값의 곱으로 구해진다.

금속 또는 고도전성 폴리실리콘으로 된 다수의 제3 콘택트부(50)가 능동 영역(14) 내로 절연층을 통해서 형성되며, 이들은 서로 통전된다. 제3 콘택트부는 다른 회로(도시되지 않음)와의 접촉을 용이하게 하는 고도전층(51)에 의해서 서로 연결된다. 마찬가지로, 절연층을 통해 다수의 제4 콘택트부(52)가 형성되어 인접 능동 영역(20)과 접촉한다. 콘택트부(52)로의 전기적 접속을 제공하기 위하여 도체(54)가 형성되며, 이 도체는 도전성 입력 및/또는 출력 패드로의 부착을 위한 도체이다. 콘택트부는 2개의 도전층간에 전기적으로 도전 경로를 제공할 수 있는 것이라면 어떠한 형태의 것이라도 가능하다. 중도핑(heavily doped) 폴리실리콘의 금속 관통홀, 즉 비아(via)들 또는 이와 유사한 구조가 이용될 수 있다. 콘택트부와 도전층은 포토마스킹 기법의 표준 공정과 이에 이어지는 원하는 물질의 증착, 확산 또는 주입으로 형성된다. 도체는 통상 동일한 공정 중에 형성되며, 다른 도체들에 대해서도 공통적으로 이용되는 금속화층으로 형성된다. 능동 영역(14)과 인접 능동 영역(20) 모두 아래에는 제2 n-웰 저항(44)이 적어도 부분적으로 제1 n-웰 저항(36)과 동시에 형성되어 이 영역 모두와 전기적으로 접촉된다. 이 제2 n-웰 저항도 능동 n＋ 영역들 사이의 길이와 폭의 함수이다.

일 실시예에서, 능동 n＋ 영역(12, 14, 18, 20)의 표면에는 바람직하게는 텡스텐 실리사이드(TuSi2), 티타늄 실리사이드(TiSi2), 기타 다른 적당한 금속 실리사이드가 도포되어 이들 능동 영역들의 저항을 감소시키고 이들 능동 영역들로 구성된 회로의 스위칭 속도를 증가시킨다. 이 실리사이드의 시트 저항은 바람직하게는 단위 면적당 5 또는 6Ω 정도이지만 재료와 농도에 따라 달라질 수 있다. 종래의 많은 트랜지스터에서는 능동 영역 저항은 ESD 동작 중에 트랜지스터를 통하는 전류를 제한하는 작용을 하였다. 그러나 본 발명에 의하면, 능동 영역의 저항은 실리사이드에 의해서 감소되기 때문에 이들 저항은 더 이상 그러한 기능을 하지 않는다. n-웰 저항의 저항값이 클수록 ESD 발생으로부터 보다 나은 보호가 가능해진다.

n-웰 저항은 도 1에 표시된 바와 같이 훨씬 더 큰 저항 R을 갖고 있는 반면에, 각각의 n＋ 능동 영역은 작은 저항을 가지고 있다. 도시된 바와 같이, 능동 영역(12)은 웰 저항(36)과 인접한 능동 영역(18)에 직렬로 결합되어 대략 R의 총저항을 나타낸다. 덧붙여, 능동 영역(14)은 웰 저항(44)과 능동 영역(20)에 직렬로 결합되어 대략 R의 총저항을 나타낸다. R은 n＋ 능동 영역의 저항값보다 훨씬 크므로 ESD 보호 회로의 총저항은 대략 2×R이다. 이 총저항은 통상의 실리사이드 ESD 트랜지스터의 경우보다 훨씬 크다. 이 총저항은 ESD 트랜지스터와 I/O 패드를 통해 흐르는 전류를 제한하는 기능을 충실히 수행하여, 과전류에 의한 고장을 방지한다.

많은 전계 효과 트랜지스터에서 소오스와 드레인은 기본적으로 서로 바꿀 수가 있고, 본 명세서에서 특정된 상호 접속은 본 명세서에 기술된 것에만 한정되는 것으로 해석되어서는 아니된다. 또한, ESD 구조를 래터럴 npn 구조로서 설명하였지만, 본 기술 분야의 통상의 전문가라면, 이 구조가 설명된 것과 반대로 균일하게도핑된다면 래터럴 pnp 구조도 이용될 수 있음을 알 수 있다. n 및 p 표시는 각각 다수 캐리어로서 작용하는 전자 및 정공형 캐리어의 생성을 촉진시키는 도너 및 억셉터형 불순물을 나타낸다. 불순물 종류의 접미사로 사용되는 "＋"기호는 그 불순물의 도핑 농도가, "＋" 접미사 없는 불순물 종류를 나타내는 문자에 관련된 도핑 농도보다 더 높다는 것을 의미한다. 또한, 실리콘은 바람직한 하나의 반도체 재료이지만, 게르마늄, 다이어몬드 및 갈륨 비소와 같은 기타 다른 반도체 재료를 이용할 수도 있다.

이상과 같은 설명은 예시적인 것이며 한정적인 것이 아니다. 본 기술 분야의 통상의 전문가라면 지금까지의 본 발명에 대한 설명으로부터 여러 가지 다른 실시예도 가능함을 잘 알 것이다. 따라서, 본 발명의 범위는 첨부된 청구의 범위를 기준으로 하여 청구의 범위의 균등 범위에 따라서 정해져야 할 것이다.

Claims (9)

1. ESD 보호 트랜지스터의 소오스와 드레인을 형성하는 서로 인접하게 이격된 제1 및 제2 중도핑(heavily doped) 능동 영역을 갖는 ESD 보호 CMOS 반도체 구조에 있어서,

   상기 ESD 보호 트랜지스터의 상기 제1 능동 영역 아래에서 상기 제1 능동 영역과 도전성으로 적어도 부분적으로 결합된 제1 웰 저항;

   상기 제1 능동 영역으로부터 인접하게 이격되어 상기 제1 웰 저항에 도전성으로 결합된 제3 중도핑 능동 영역;

   상기 제1 및 제3 능동 영역의 상단에 각각 형성되며, 절연층에 의해 상기 제1 및 제3 능동 영역들로부터 절연되며, 상기 제1 및 제3 능동 영역과 각각 접촉하도록 형성된 독립적인 전기 콘택부 세트들을 구비하여서 상기 콘택부 세트들간에 관측되는 전기 저항이 상기 제1 웰의 저항을 포함하게 하는 제1 및 제2 독립 도전층;

   상기 제1 웰 저항과 동일한 도핑 타입을 가지며, 상기 ESD 보호 트랜지스터의 상기 제2 능동 영역 아래에서 상기 제2 능동 영역에 도전성으로 적어도 부분적으로 결합된 제2 웰 저항;

   상기 제2 능동 영역으로부터 인접하게 이격되어 상기 제2 n-웰 저항에 도전성으로 결합된 제4 중도핑 능동 영역; 및

   상기 제2 및 제4 능동 영역의 상단에 각각 형성되며, 절연층에 의해 상기제2 및 제4 능동 영역들로부터 절연되며, 상기 제2 및 제4 능동 영역과 각각 접촉하도록 형성된 독립적인 전기 콘택부 세트들을 구비하여서 상기 콘택부 세트들간에 관측되는 전기 저항이 상기 제2 웰의 저항을 포함하게 하는 제3 및 제4 독립 도전층

   을 포함하는 것을 특징으로 하는 ESD 보호 구조.
2. 제1항에 있어서, 상기 제1 및 제2 능동 영역은 실리사이드로 피복된 것을 특징으로 하는 ESD 보호 구조.
3. 제2항에 있어서, 상기 실리사이드는 텡스텐을 포함하는 것을 특징으로 하는 ESD 보호 구조.
4. 제2항에 있어서, 상기 실리사이드는 티타늄을 포함하는 것을 특징으로 하는 ESD 보호 구조.
5. 제1항에 있어서, 상기 도전층은 실리콘 이산화물에 의해 상기 능동 영역들로부터 절연된 것을 특징으로 하는 ESD 보호 구조.
6. 제1항에 있어서, 상기 제2 독립 도전층은 칩 I/O 패드에 결합된 것을 특징으로 하는 ESD 보호 구조.
7. 제6항에 있어서, 상기 제4 독립 도전층은 전원에 결합된 것을 특징으로 하는 ESD 보호 구조.
8. 제1항에 있어서, 상기 중도핑 능동 영역은 n＋인 것을 특징으로 하는 ESD 보호 구조.
9. 제1항에 있어서, 상기 중도핑 능동 영역은 p＋인 것을 특징으로 하는 ESD 보호 구조.