JP3535744B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
-
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- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に小型化を実現する半導体集積回路に関する。
し、特に小型化を実現する半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路の設計において
は、高集積化のために各種の制約を踏まえた上で素子や
配線の占める面積を如何に小さくするかが重要な問題と
なっている。
は、高集積化のために各種の制約を踏まえた上で素子や
配線の占める面積を如何に小さくするかが重要な問題と
なっている。
【０００３】例えば、半導体集積回路を形成するＰ型Ｍ
ＯＳトランジスタ（以下、ＰＭＯＳと称す）のゲートに
ＧＮＤ電位を供給する場合、あるいはＮ型ＭＯＳトラン
ジスタ（以下、ＮＭＯＳと称す）のゲートに電源電圧
（ＶＣＣ）を供給する場合、各トランジスタのゲートに
対しては、静電気などによるサージ対策として、すなわ
ちＥＳＤ（エレクトロスタティック・ディスチャージ）
破壊を防ぐために、数ｋΩの抵抗を介してゲート電位を
供給しなければならない。
ＯＳトランジスタ（以下、ＰＭＯＳと称す）のゲートに
ＧＮＤ電位を供給する場合、あるいはＮ型ＭＯＳトラン
ジスタ（以下、ＮＭＯＳと称す）のゲートに電源電圧
（ＶＣＣ）を供給する場合、各トランジスタのゲートに
対しては、静電気などによるサージ対策として、すなわ
ちＥＳＤ（エレクトロスタティック・ディスチャージ）
破壊を防ぐために、数ｋΩの抵抗を介してゲート電位を
供給しなければならない。
【０００４】このようなゲートＥＳＤタイプのＰＭＯ
Ｓ，ＮＭＯＳは、一般的には、回路設計にあたり、ソー
スパッドの間隔を所定の間隔に設定した通常レイアウト
基準（以下、通常基準）が採用されている。
Ｓ，ＮＭＯＳは、一般的には、回路設計にあたり、ソー
スパッドの間隔を所定の間隔に設定した通常レイアウト
基準（以下、通常基準）が採用されている。
【０００５】また、上述したゲートＥＳＤタイプのＰＭ
ＯＳ，ＮＭＯＳに対し、ＮＭＯＳのソースにＶＣＣを供
給したり、あるいはＰＭＯＳのソースにＧＮＤを供給す
るソースＥＳＤタイプのＮＭＯＳ，ＰＭＯＳがあるが、
これらのトランジスタの設計基準は、前述した通常レイ
アウト基準よりもソースパッドの間隔を大きめにした特
殊レイアウト基準（以下、ＥＳＤ基準）を採用してい
る。
ＯＳ，ＮＭＯＳに対し、ＮＭＯＳのソースにＶＣＣを供
給したり、あるいはＰＭＯＳのソースにＧＮＤを供給す
るソースＥＳＤタイプのＮＭＯＳ，ＰＭＯＳがあるが、
これらのトランジスタの設計基準は、前述した通常レイ
アウト基準よりもソースパッドの間隔を大きめにした特
殊レイアウト基準（以下、ＥＳＤ基準）を採用してい
る。
【０００６】図６はかかる従来の一例を説明するための
半導体集積回路図である。図６に示すように、この集積
回路はＰＭＯＳのＰ１，Ｐ２とＮＭＯＳのＮ１〜Ｎ４お
よびハイ（Ｈ）あるいはロウ（Ｌ）の信号を供給される
インバータＩＮＶとによりレベルシフト回路を実現する
にあたり、ＮＭＯＳのＮ１，Ｎ２のゲートにＶＣＣを入
力する回路例である。これらＮＭＯＳのＮ１，Ｎ２はゲ
ート電位をＶＣＣにより固定し、ＮＭＯＳのしきい値分
だけ電圧を低下させることにより、ＮＭＯＳのＮ３，Ｎ
４への印加電圧を下げる働き、すなわちストレスを緩和
させる働きをしている。また、これらの他に、ゲートＥ
ＳＤタイプのＰＭＯＳ，ＮＭＯＳは、ＶＣＣのプルアッ
プ電圧やＧＮＤのプルダウン電圧を必要とする場合など
に多数使用されている。
半導体集積回路図である。図６に示すように、この集積
回路はＰＭＯＳのＰ１，Ｐ２とＮＭＯＳのＮ１〜Ｎ４お
よびハイ（Ｈ）あるいはロウ（Ｌ）の信号を供給される
インバータＩＮＶとによりレベルシフト回路を実現する
にあたり、ＮＭＯＳのＮ１，Ｎ２のゲートにＶＣＣを入
力する回路例である。これらＮＭＯＳのＮ１，Ｎ２はゲ
ート電位をＶＣＣにより固定し、ＮＭＯＳのしきい値分
だけ電圧を低下させることにより、ＮＭＯＳのＮ３，Ｎ
４への印加電圧を下げる働き、すなわちストレスを緩和
させる働きをしている。また、これらの他に、ゲートＥ
ＳＤタイプのＰＭＯＳ，ＮＭＯＳは、ＶＣＣのプルアッ
プ電圧やＧＮＤのプルダウン電圧を必要とする場合など
に多数使用されている。
【０００７】上述したゲートＥＳＤタイプのＭＯＳを備
えた集積回路において、実際に抵抗を形成するときのレ
イアウト方法をつぎに説明する。
えた集積回路において、実際に抵抗を形成するときのレ
イアウト方法をつぎに説明する。
【０００８】図７は図６における抵抗レイアウト配線図
である。図７に示すように、電源供給元トランジスタ領
域１ａのＭＯＳ２ａ、例えばＰＭＯＳのＰ１と、他のＭ
ＯＳ３、例えばＮＭＯＳのＮ１とにおいて、配線４ａで
接続したゲートに抵抗を形成するときは、トランジスタ
のソース供給コンタクトＳを一部削除し、そのトランジ
スタ２ａの拡散層を利用することにより、数ｋΩの抵抗
５を形成している。
である。図７に示すように、電源供給元トランジスタ領
域１ａのＭＯＳ２ａ、例えばＰＭＯＳのＰ１と、他のＭ
ＯＳ３、例えばＮＭＯＳのＮ１とにおいて、配線４ａで
接続したゲートに抵抗を形成するときは、トランジスタ
のソース供給コンタクトＳを一部削除し、そのトランジ
スタ２ａの拡散層を利用することにより、数ｋΩの抵抗
５を形成している。
【０００９】さらに、抵抗の形成方法については、上述
した図７の他にも以下のようなものもある。
した図７の他にも以下のようなものもある。
【００１０】図８は図７と同様の抵抗レイアウト配線図
である。図８に示すように、この抵抗形成方法は、トラ
ンジスタの機能を持たず、抵抗としてのみ機能する電源
供給元抵抗領域１ａ′を個別に設け、数ｋΩの抵抗５を
形成するものである。すなわち、抵抗領域１ａ′は、周
辺部にラッチアップ対策用のガードリング６を形成（Ｅ
ＳＤ基準の周囲は必ず囲み、前述したＥＳＤＰＭＯＳ，
ＮＭＯＳも同様）し、その内部に電源用コンタクトの周
囲をＥＳＤ基準で大きく且つその電源用コンタクトから
接続される他のコンタクト、例えばゲートに接続するた
めのゲート接続用コンタクトまでの間を通常の太さで形
成する拡散層抵抗５を設けたものである。要するに、こ
の拡散層抵抗５は、通常の基準よりも間隔などを大きく
設定されたＥＳＤ基準で設計される必要がある。
である。図８に示すように、この抵抗形成方法は、トラ
ンジスタの機能を持たず、抵抗としてのみ機能する電源
供給元抵抗領域１ａ′を個別に設け、数ｋΩの抵抗５を
形成するものである。すなわち、抵抗領域１ａ′は、周
辺部にラッチアップ対策用のガードリング６を形成（Ｅ
ＳＤ基準の周囲は必ず囲み、前述したＥＳＤＰＭＯＳ，
ＮＭＯＳも同様）し、その内部に電源用コンタクトの周
囲をＥＳＤ基準で大きく且つその電源用コンタクトから
接続される他のコンタクト、例えばゲートに接続するた
めのゲート接続用コンタクトまでの間を通常の太さで形
成する拡散層抵抗５を設けたものである。要するに、こ
の拡散層抵抗５は、通常の基準よりも間隔などを大きく
設定されたＥＳＤ基準で設計される必要がある。
【００１１】図９は前述した図７あるいは図８のトラン
ジスタ領域あるいは抵抗領域を用いた半導体集積回路図
である。図９に示すように、この集積回路は電源供給元
トランジスタ領域１ａを共通に設け、複数（ここでは４
つ）のトランジスタ３の各ゲートを配線４ａで並列接続
した回路である。この場合は、電源供給元トランジスタ
領域１ａを１箇所に配置し、多数個に分岐すればするほ
ど配線長が長くなってくる。
ジスタ領域あるいは抵抗領域を用いた半導体集積回路図
である。図９に示すように、この集積回路は電源供給元
トランジスタ領域１ａを共通に設け、複数（ここでは４
つ）のトランジスタ３の各ゲートを配線４ａで並列接続
した回路である。この場合は、電源供給元トランジスタ
領域１ａを１箇所に配置し、多数個に分岐すればするほ
ど配線長が長くなってくる。
【００１２】さらに、前述したように、従来のＮＭＯ
Ｓ，ＰＭＯＳにおいては、ゲートに代えてＮＭＯＳのソ
ースにＶＣＣを供給したり、あるいはＰＭＯＳのソース
にＧＮＤを供給したりするソースＥＳＤタイプのトラン
ジスタがある。
Ｓ，ＰＭＯＳにおいては、ゲートに代えてＮＭＯＳのソ
ースにＶＣＣを供給したり、あるいはＰＭＯＳのソース
にＧＮＤを供給したりするソースＥＳＤタイプのトラン
ジスタがある。
【００１３】図１０（ａ），（ｂ）はそれぞれ従来の他
の例を説明するためのソースＥＳＤタイプのトランジス
タのレイアウト図およびそのトランジスタを用いた集積
回路のレイアウト図である。図１０（ａ）に示すよう
に、このようなソースＥＳＤタイプのＮＭＯＳあるいは
ＰＭＯＳ７は、素子全体を通常のレイアウト基準よりも
大きなＥＳＤ基準で設計している。すなわち、ソースコ
ンタクト部Ｓに電荷が集中し、ＰＮ接合破壊を起こし易
くなるので、拡散層のエッジまでの距離ｔ１，ｔ２，ｔ
３を広くすることにより、抵抗値を高くしてストレスを
緩和させている。なお、Ｄはドレインコンタクトであ
る。この場合、ソースコンタクトＳと周辺部あるいはソ
ースコンタクトＳとゲートＧ間の距離ｔ１〜ｔ３は通常
のものより大きくなる。
の例を説明するためのソースＥＳＤタイプのトランジス
タのレイアウト図およびそのトランジスタを用いた集積
回路のレイアウト図である。図１０（ａ）に示すよう
に、このようなソースＥＳＤタイプのＮＭＯＳあるいは
ＰＭＯＳ７は、素子全体を通常のレイアウト基準よりも
大きなＥＳＤ基準で設計している。すなわち、ソースコ
ンタクト部Ｓに電荷が集中し、ＰＮ接合破壊を起こし易
くなるので、拡散層のエッジまでの距離ｔ１，ｔ２，ｔ
３を広くすることにより、抵抗値を高くしてストレスを
緩和させている。なお、Ｄはドレインコンタクトであ
る。この場合、ソースコンタクトＳと周辺部あるいはソ
ースコンタクトＳとゲートＧ間の距離ｔ１〜ｔ３は通常
のものより大きくなる。
【００１４】また、このようなトランジスタを用いて集
積回路を設計する場合には、すべてのトランジスタにＥ
ＳＤ基準を適用せざるを得ないので、集積回路全体では
面積が大きくなってくる。すなわち、図１０（ｂ）に示
すように、各ＭＯＳ７は、それぞれ通常レイアウト基準
よりも大きなＥＳＤ基準で設計されるため、集積回路全
体としては、大きな面積を必要としている。
積回路を設計する場合には、すべてのトランジスタにＥ
ＳＤ基準を適用せざるを得ないので、集積回路全体では
面積が大きくなってくる。すなわち、図１０（ｂ）に示
すように、各ＭＯＳ７は、それぞれ通常レイアウト基準
よりも大きなＥＳＤ基準で設計されるため、集積回路全
体としては、大きな面積を必要としている。
【００１５】
【発明が解決しようとする課題】上述した半導体集積回
路（図７）において、ゲートＥＳＤタイプのトランジス
タは、ソース供給用コンタクトを削減しているため、少
なくなったソース供給コンタクトに電荷が集中し、その
電荷が集中した場所でのＥＳＤ破壊を生じ易いという欠
点がある。
路（図７）において、ゲートＥＳＤタイプのトランジス
タは、ソース供給用コンタクトを削減しているため、少
なくなったソース供給コンタクトに電荷が集中し、その
電荷が集中した場所でのＥＳＤ破壊を生じ易いという欠
点がある。
【００１６】また、数ｋΩの抵抗形成にあたり、拡散層
を個別に設ける場合（図８）は、通常のレイアウト基準
よりも大きなＥＳＤ基準で設計しなければならないた
め、面積が大きくなるか、あるいは拡散層抵抗を１箇所
に配置し、そこから多数分岐させても配線そのものが長
く且つ重なり本数も増大するので、配線面積も増大し、
半導体集積回路の面積を縮小するのが困難になるという
欠点がある。
を個別に設ける場合（図８）は、通常のレイアウト基準
よりも大きなＥＳＤ基準で設計しなければならないた
め、面積が大きくなるか、あるいは拡散層抵抗を１箇所
に配置し、そこから多数分岐させても配線そのものが長
く且つ重なり本数も増大するので、配線面積も増大し、
半導体集積回路の面積を縮小するのが困難になるという
欠点がある。
【００１７】さらに、ソースＥＳＤタイプのトランジス
タ（図１０ｂ）は、個々のトランジスタ全てに通常のレ
イアウト基準よりは大きなＥＳＤ基準で設計しなければ
ならず、面積の増大を招くという問題がある。
タ（図１０ｂ）は、個々のトランジスタ全てに通常のレ
イアウト基準よりは大きなＥＳＤ基準で設計しなければ
ならず、面積の増大を招くという問題がある。
【００１８】本発明の目的は、上述した通常レイアウト
基準やＥＳＤ基準を活用し、素子や配線の面積を小さく
することのできる半導体集積回路を提供することにあ
る。
基準やＥＳＤ基準を活用し、素子や配線の面積を小さく
することのできる半導体集積回路を提供することにあ
る。
【００１９】
【課題を解決するための手段】本発明の半導体集積回路
は、通常のレイアウト基準よりも大きな所定のレイアウ
ト基準により形成し、ゲート，ドレインおよび複数のソ
ースコンタクトを備え且つ前記複数のソースコンタクト
間の拡散層により複数の抵抗を形成したトランジスタを
有し、前記複数のソースコンタクトのうち前記ゲートよ
り遠いソースコンタクトに電源を接続するとともに、前
記ゲートに近いソースコンタクトに他のトランジスタへ
の配線を接続して構成される。
は、通常のレイアウト基準よりも大きな所定のレイアウ
ト基準により形成し、ゲート，ドレインおよび複数のソ
ースコンタクトを備え且つ前記複数のソースコンタクト
間の拡散層により複数の抵抗を形成したトランジスタを
有し、前記複数のソースコンタクトのうち前記ゲートよ
り遠いソースコンタクトに電源を接続するとともに、前
記ゲートに近いソースコンタクトに他のトランジスタへ
の配線を接続して構成される。
【００２０】また、本発明の半導体集積回路は、ゲー
ト，ドレインの他に、分割して形成される第１および第
２のソースコンタクト対並びに前記第１および第２のソ
ースコンタクト対間の拡散層により形成される第１およ
び第２の抵抗を備えた第１のトランジスタと、ゲート，
ドレインおよびソースを備えた第２のトランジスタとを
有し、前記第１のトランジスタは、通常のレイアウト基
準よりも大きな所定のレイアウト基準により形成し、前
記第２のトランジスタは、前記通常のレイアウト基準に
より形成し、前記第１のトランジスタの前記第１のソー
スコンタクト対に電源を接続するとともに、前記第２の
ソースコンタクト対に前記第２のトランジスタのゲート
もしくはソースに接続される配線を接続して構成され
る。
ト，ドレインの他に、分割して形成される第１および第
２のソースコンタクト対並びに前記第１および第２のソ
ースコンタクト対間の拡散層により形成される第１およ
び第２の抵抗を備えた第１のトランジスタと、ゲート，
ドレインおよびソースを備えた第２のトランジスタとを
有し、前記第１のトランジスタは、通常のレイアウト基
準よりも大きな所定のレイアウト基準により形成し、前
記第２のトランジスタは、前記通常のレイアウト基準に
より形成し、前記第１のトランジスタの前記第１のソー
スコンタクト対に電源を接続するとともに、前記第２の
ソースコンタクト対に前記第２のトランジスタのゲート
もしくはソースに接続される配線を接続して構成され
る。
【００２１】
【００２２】また、第２のトランジスタは、第１のトラ
ンジスタに対し、複数個を並列に接続することができ
る。
ンジスタに対し、複数個を並列に接続することができ
る。
【００２３】さらに、本発明の半導体集積回路は、通常
レイアウト基準で作成され且つソースを並列に接続され
る複数個のソース入力トランジスタと、通常レイアウト
基準で作成され且つゲートを並列に接続される複数個の
ゲート入力トランジスタと、前記複数個のソース入力ト
ランジスタおよび前記複数個のゲート入力トランジスタ
間に配置され且つ前記通常のレイアウト基準よりも大き
な所定レイアウト基準で作成されるとともに、第１，第
２のソースコンタクト対を備えた１つのトランジスタと
を有し、前記１つのトランジスタの前記第１，第２のソ
ースコンタクト対間は、それぞれ拡散層抵抗により接続
され、前記第１のソースコンタクト対に電源を供給し、
前記第２のソースコンタクト対より前記複数個のソース
入力トランジスタのソースおよび前記複数個のゲート入
力トランジスタのゲートを配線により接続して構成され
る。
レイアウト基準で作成され且つソースを並列に接続され
る複数個のソース入力トランジスタと、通常レイアウト
基準で作成され且つゲートを並列に接続される複数個の
ゲート入力トランジスタと、前記複数個のソース入力ト
ランジスタおよび前記複数個のゲート入力トランジスタ
間に配置され且つ前記通常のレイアウト基準よりも大き
な所定レイアウト基準で作成されるとともに、第１，第
２のソースコンタクト対を備えた１つのトランジスタと
を有し、前記１つのトランジスタの前記第１，第２のソ
ースコンタクト対間は、それぞれ拡散層抵抗により接続
され、前記第１のソースコンタクト対に電源を供給し、
前記第２のソースコンタクト対より前記複数個のソース
入力トランジスタのソースおよび前記複数個のゲート入
力トランジスタのゲートを配線により接続して構成され
る。
【００２４】
【００２５】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００２６】図１は本発明の第１の実施の形態を説明す
るための半導体集積回路のレイアウト図である。図１に
示すように、本実施の形態の半導体集積回路は、前述し
た従来例の図７に対応し、電源供給元トランジスタ領域
１は、ゲートＧ，ドレインＤおよび２組のソースコンタ
クトＳ１，Ｓ２を備え且つこれら２組のソースコンタク
トＳ１，Ｓ２間の拡散層により２つの拡散抵抗５を形成
した第１のトランジスタ（ＭＯＳ）２を含み、通常レイ
アウト基準で作成された第２のトランジスタ（ＭＯＳ）
３との間を配線４により接続したものである。この第１
のトランジスタＭＯＳ２は、ソース領域上に分割もしく
は追加により、複数のソースコンタクトＳ１，Ｓ２を形
成するが、これらのソースコンタクトのうちゲートＧよ
り遠いソースコンタクトＳ１に電源を接続するととも
に、ゲートＧに近いソースコンタクトＳ２に第２のトラ
ンジスタＭＯＳ３へのゲート配線４を接続する。すなわ
ち、第１のトランジスタ２においては、ソース領域に電
源供給用コンタクトＳ１と抵抗形成用コンタクトＳ２と
を設け、しかもこの電源供給用コンタクトＳ１とゲート
Ｇとの間に抵抗形成用コンタクトＳ２を配置するもので
ある。このように、電源供給用のソースコンタクトＳ
１，Ｓ２を増加させたことにより電荷集中が分散され、
素子、すなわちコンタクトの破壊を防止することができ
る。
るための半導体集積回路のレイアウト図である。図１に
示すように、本実施の形態の半導体集積回路は、前述し
た従来例の図７に対応し、電源供給元トランジスタ領域
１は、ゲートＧ，ドレインＤおよび２組のソースコンタ
クトＳ１，Ｓ２を備え且つこれら２組のソースコンタク
トＳ１，Ｓ２間の拡散層により２つの拡散抵抗５を形成
した第１のトランジスタ（ＭＯＳ）２を含み、通常レイ
アウト基準で作成された第２のトランジスタ（ＭＯＳ）
３との間を配線４により接続したものである。この第１
のトランジスタＭＯＳ２は、ソース領域上に分割もしく
は追加により、複数のソースコンタクトＳ１，Ｓ２を形
成するが、これらのソースコンタクトのうちゲートＧよ
り遠いソースコンタクトＳ１に電源を接続するととも
に、ゲートＧに近いソースコンタクトＳ２に第２のトラ
ンジスタＭＯＳ３へのゲート配線４を接続する。すなわ
ち、第１のトランジスタ２においては、ソース領域に電
源供給用コンタクトＳ１と抵抗形成用コンタクトＳ２と
を設け、しかもこの電源供給用コンタクトＳ１とゲート
Ｇとの間に抵抗形成用コンタクトＳ２を配置するもので
ある。このように、電源供給用のソースコンタクトＳ
１，Ｓ２を増加させたことにより電荷集中が分散され、
素子、すなわちコンタクトの破壊を防止することができ
る。
【００２７】上述したトランジスタ２は、コンタクトが
増加するため、一見面積が増加しそうにみえるが、ソー
ス側にＶＣＣを供給されるＮＭＯＳ、あるいはソース側
にＧＮＤを供給されるＰＭＯＳのそれぞれは、前述の図
１０（ａ）で説明したように、通常レイアウト基準より
も大きなレイアウト基準、すなわちＥＳＤ基準で設計し
なければならない。したがって、かかる任意のＥＳＤ基
準のトランジスタを利用して数ｋΩの抵抗５を形成すれ
ば、素子や回路全体の面積は大きくならずに済む。例え
ば、前述した図１０（ｂ）の左端のＭＯＳ７のソースＳ
とゲートＧ間にコンタクトを追加してＥＳＤ基準のＭＯ
Ｓ２を形成するとともに、図１０（ｂ）の左端のＭＯＳ
７の右隣りのＭＯＳ７をＥＳＤ基準から通常基準にした
ＭＯＳ３を形成するようにすれば、回路全体の面積は大
きくならずに済む。
増加するため、一見面積が増加しそうにみえるが、ソー
ス側にＶＣＣを供給されるＮＭＯＳ、あるいはソース側
にＧＮＤを供給されるＰＭＯＳのそれぞれは、前述の図
１０（ａ）で説明したように、通常レイアウト基準より
も大きなレイアウト基準、すなわちＥＳＤ基準で設計し
なければならない。したがって、かかる任意のＥＳＤ基
準のトランジスタを利用して数ｋΩの抵抗５を形成すれ
ば、素子や回路全体の面積は大きくならずに済む。例え
ば、前述した図１０（ｂ）の左端のＭＯＳ７のソースＳ
とゲートＧ間にコンタクトを追加してＥＳＤ基準のＭＯ
Ｓ２を形成するとともに、図１０（ｂ）の左端のＭＯＳ
７の右隣りのＭＯＳ７をＥＳＤ基準から通常基準にした
ＭＯＳ３を形成するようにすれば、回路全体の面積は大
きくならずに済む。
【００２８】図２（ａ）〜（ｄ）はそれぞれ図１のトラ
ンジスタを用いた配線図である。図２（ａ）〜（ｄ）に
示すように、かかる配線においては、図１におけるトラ
ンジスタ２を複数箇所に設置し、各コンタクトより数ｋ
Ωの抵抗５を必要とするトランジスタ３のゲートに供給
することにより、数ｋΩの抵抗５から各トランジスタ３
のゲートまでの配線４の長さを短かくすることができ、
集積回路全体の面積を小さくすることができる。この場
合には、前述した図８のような拡散層抵抗５が不要とな
る。
ンジスタを用いた配線図である。図２（ａ）〜（ｄ）に
示すように、かかる配線においては、図１におけるトラ
ンジスタ２を複数箇所に設置し、各コンタクトより数ｋ
Ωの抵抗５を必要とするトランジスタ３のゲートに供給
することにより、数ｋΩの抵抗５から各トランジスタ３
のゲートまでの配線４の長さを短かくすることができ、
集積回路全体の面積を小さくすることができる。この場
合には、前述した図８のような拡散層抵抗５が不要とな
る。
【００２９】以上はゲート電位を供給するトランジスタ
を例にとって説明したが、ソース電位、あるいはソース
電位およびゲート電位を供給する場合も同様であり、以
下これらの具体例を説明する。
を例にとって説明したが、ソース電位、あるいはソース
電位およびゲート電位を供給する場合も同様であり、以
下これらの具体例を説明する。
【００３０】図３は本発明の第２の実施の形態を説明す
るための半導体集積回路のレイアウト図である。図３に
示すように、本実施の形態における半導体集積回路は、
通常レイアウト基準よりも大きな所定のレイアウト基準
により形成されるトランジスタ２と、通常レイアウト基
準により形成されるトランジスタ３とを有し、両トラン
ジスタ２，３間をソース配線４で接続したものである。
るための半導体集積回路のレイアウト図である。図３に
示すように、本実施の形態における半導体集積回路は、
通常レイアウト基準よりも大きな所定のレイアウト基準
により形成されるトランジスタ２と、通常レイアウト基
準により形成されるトランジスタ３とを有し、両トラン
ジスタ２，３間をソース配線４で接続したものである。
【００３１】図４は図３に示すトランジスタを用いた集
積回路のレイアウト図である。図４に示すように、トラ
ンジスタ２のコンタクトＳ２からソース電位を供給する
ことにより、大きいＥＳＤ基準でレイアウトするトラン
ジスタ２の数を減らし、通常レイアウト基準のトランジ
スタ３を複数個並列に接続することができ、集積回路と
しての面積を縮小することができる。
積回路のレイアウト図である。図４に示すように、トラ
ンジスタ２のコンタクトＳ２からソース電位を供給する
ことにより、大きいＥＳＤ基準でレイアウトするトラン
ジスタ２の数を減らし、通常レイアウト基準のトランジ
スタ３を複数個並列に接続することができ、集積回路と
しての面積を縮小することができる。
【００３２】図５は本発明の第３の実施の形態を説明す
るための半導体集積回路のレイアウト図である。図５に
示すように、本実施の形態における半導体集積回路は、
通常レイアウト基準で作成され、ソースを並列に接続さ
れる複数個のソース入力トランジスタ３Ａと、通常レイ
アウト基準で作成され、ゲートを並列に接続される複数
個のゲート入力トランジスタ３Ｂと、これら複数個のソ
ース入力トランジスタ３Ａおよび複数個のゲート入力ト
ランジスタ３Ｂ間に配置され、しかも通常のレイアウト
基準よりも大きな所定レイアウト基準で作成されるとと
もに、２つのソースコンタクト対Ｓ１，Ｓ２を備えた１
つのトランジスタ２とを有する。このトランジスタ２
は、第１のソースコンタクト対Ｓ１に電源ＶＣＣを供給
され、第２のソースコンタクト対Ｓ２より複数個のソー
ス入力トランジスタ３Ａのソースおよび複数個のゲート
入力トランジスタ３Ｂのゲートを配線４により接続した
ものである。このトランジスタ２の２つのソースコンタ
クト対Ｓ１，Ｓ２間は、それぞれ拡散層抵抗５により接
続される。要するに、上述した集積回路においては、ゲ
ート，ソースへの電圧供給源を共用することにより、さ
らに配線などによる面積の縮小を可能としている。な
お、かかるレイアウトを採用したトランジスタにおいて
は、従来よりも耐圧の高い２５００Ｖ以上を実現するこ
とができる。
るための半導体集積回路のレイアウト図である。図５に
示すように、本実施の形態における半導体集積回路は、
通常レイアウト基準で作成され、ソースを並列に接続さ
れる複数個のソース入力トランジスタ３Ａと、通常レイ
アウト基準で作成され、ゲートを並列に接続される複数
個のゲート入力トランジスタ３Ｂと、これら複数個のソ
ース入力トランジスタ３Ａおよび複数個のゲート入力ト
ランジスタ３Ｂ間に配置され、しかも通常のレイアウト
基準よりも大きな所定レイアウト基準で作成されるとと
もに、２つのソースコンタクト対Ｓ１，Ｓ２を備えた１
つのトランジスタ２とを有する。このトランジスタ２
は、第１のソースコンタクト対Ｓ１に電源ＶＣＣを供給
され、第２のソースコンタクト対Ｓ２より複数個のソー
ス入力トランジスタ３Ａのソースおよび複数個のゲート
入力トランジスタ３Ｂのゲートを配線４により接続した
ものである。このトランジスタ２の２つのソースコンタ
クト対Ｓ１，Ｓ２間は、それぞれ拡散層抵抗５により接
続される。要するに、上述した集積回路においては、ゲ
ート，ソースへの電圧供給源を共用することにより、さ
らに配線などによる面積の縮小を可能としている。な
お、かかるレイアウトを採用したトランジスタにおいて
は、従来よりも耐圧の高い２５００Ｖ以上を実現するこ
とができる。
【００３３】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、通常レイアウト基準やＥＳＤ基準を活用し、
ゲートＥＳＤやソースＥＳＤのトランジスタ形成する
際、ソース領域などの拡散層抵抗を用いることにより、
コンパクトにレイアウトできるので、素子や配線の面積
を小さくできるという効果がある。
積回路は、通常レイアウト基準やＥＳＤ基準を活用し、
ゲートＥＳＤやソースＥＳＤのトランジスタ形成する
際、ソース領域などの拡散層抵抗を用いることにより、
コンパクトにレイアウトできるので、素子や配線の面積
を小さくできるという効果がある。
【図１】本発明の第１の実施の形態を説明するための半
導体集積回路のレイアウト図である。
導体集積回路のレイアウト図である。
【図２】図１のトランジスタを用いた配線図である。
【図３】本発明の第２の実施の形態を説明するための半
導体集積回路のレイアウト図である。
導体集積回路のレイアウト図である。
【図４】図３に示すトランジスタを用いた集積回路のレ
イアウト図である。
イアウト図である。
【図５】本発明の第３の実施の形態を説明するための半
導体集積回路のレイアウト図である。
導体集積回路のレイアウト図である。
【図６】従来の一例を説明するための半導体集積回路図
である。
である。
【図７】図６における抵抗レイアウト配線図である。
【図８】図７と同様の抵抗レイアウト配線図である。
【図９】図７あるいは図８のトランジスタ領域あるいは
抵抗領域を用いた半導体集積回路図である。
抵抗領域を用いた半導体集積回路図である。
【図１０】従来の他の例を説明するためのソースＥＳＤ
タイプのトランジスタのレイアウトおよびそのトランジ
スタを用いた集積回路のレイアウトを表わす図である。
タイプのトランジスタのレイアウトおよびそのトランジ
スタを用いた集積回路のレイアウトを表わす図である。
１ 電源供給元トランジスタ領域
２，３，３Ａ，３Ｂ トランジスタ（ＭＯＳ）
４ 配線
５ 拡散抵抗
Ｓ１，Ｓ２ ソースコンタクト
Ｇ ゲート
Ｄ ドレイン
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−159759（ＪＰ，Ａ)
特開 平５−347382（ＪＰ，Ａ)
特開 昭56−146278（ＪＰ，Ａ)
特開 平８−191132（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 通常のレイアウト基準よりも大きな所定
のレイアウト基準により形成し、ゲート，ドレインおよ
び複数のソースコンタクトを備え且つ前記複数のソース
コンタクト間の拡散層により複数の抵抗を形成したトラ
ンジスタを有し、前記複数のソースコンタクトのうち前
記ゲートより遠いソースコンタクトに電源を接続すると
ともに、前記ゲートに近いソースコンタクトに他のトラ
ンジスタへの配線を接続することを特徴とする半導体集
積回路。 - 【請求項２】 ゲート，ドレインの他に、分割して形成
される第１および第２のソースコンタクト対並びに前記
第１および第２のソースコンタクト対間の拡散層により
形成される第１および第２の抵抗を備えた第１のトラン
ジスタと、ゲート，ドレインおよびソースを備えた第２
のトランジスタとを有し、前記第１のトランジスタは、
通常のレイアウト基準よりも大きな所定のレイアウト基
準により形成し、前記第２のトランジスタは、前記通常
のレイアウト基準により形成し、前記第１のトランジス
タの前記第１のソースコンタクト対に電源を接続すると
ともに、前記第２のソースコンタクト対に前記第２のト
ランジスタのゲートもしくはソースに接続される配線を
接続することを特徴とする半導体集積回路。 - 【請求項３】 前記第２のトランジスタは、前記第１の
トランジスタに対し、複数個が並列に接続される請求項
２記載の半導体集積回路。 - 【請求項４】 通常レイアウト基準で作成され且つソー
スを並列に接続される複数個のソース入力トランジスタ
と、通常レイアウト基準で作成され且つゲートを並列に
接続される複数個のゲート入力トランジスタと、前記複
数個のソース入力トランジスタおよび前記複数個のゲー
ト入力トランジスタ間に配置され且つ前記通常のレイア
ウト基準よりも大きな所定レイアウト基準で作成される
とともに、第１，第２のソースコンタクト対を備えた１
つのトランジスタとを有し、前記１つのトランジスタの
前記第１，第２のソースコンタクト対間は、それぞれ拡
散層抵抗により接続され、前記第１のソースコンタクト
対に電源を供給し、前記第２のソースコンタクト対より
前記複数個のソース入力トランジスタのソースおよび前
記複数個のゲート入力トランジスタのゲートを配線によ
り接続したことを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18105798A JP3535744B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体集積回路 |
| KR1019990024434A KR100325185B1 (ko) | 1998-06-26 | 1999-06-26 | 반도체 집적회로 |
| US09/340,144 US6157249A (en) | 1998-06-26 | 1999-06-28 | Semiconductor integrated circuit with reduced device and interconnection areas |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18105798A JP3535744B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000022075A JP2000022075A (ja) | 2000-01-21 |
| JP3535744B2 true JP3535744B2 (ja) | 2004-06-07 |
Family
ID=16094033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18105798A Expired - Fee Related JP3535744B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6157249A (ja) |
| JP (1) | JP3535744B2 (ja) |
| KR (1) | KR100325185B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002016238A (ja) * | 2000-06-29 | 2002-01-18 | Mitsubishi Electric Corp | 半導体装置 |
| KR100900543B1 (ko) * | 2002-11-14 | 2009-06-02 | 삼성전자주식회사 | 박막 트랜지스터 기판의 다결정 규소 박막 트랜지스터 및그의 형성 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100441A (en) * | 1980-01-16 | 1981-08-12 | Hitachi Ltd | Semiconductor ic device with protection element and manufacture thereof |
| JP3157614B2 (ja) * | 1992-08-19 | 2001-04-16 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| WO1997020348A1 (en) * | 1995-11-30 | 1997-06-05 | Micron Technology, Inc. | Structure for esd protection in semiconductor chips |
| US6064093A (en) * | 1996-03-29 | 2000-05-16 | Citizen Watch Co., Ltd. | Protection circuit with clamping feature for semiconductor device |
-
1998
- 1998-06-26 JP JP18105798A patent/JP3535744B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-26 KR KR1019990024434A patent/KR100325185B1/ko not_active IP Right Cessation
- 1999-06-28 US US09/340,144 patent/US6157249A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6157249A (en) | 2000-12-05 |
| KR20000006502A (ko) | 2000-01-25 |
| JP2000022075A (ja) | 2000-01-21 |
| KR100325185B1 (ko) | 2002-02-21 |
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