JPH11154733A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH11154733A JPH11154733A JP31972197A JP31972197A JPH11154733A JP H11154733 A JPH11154733 A JP H11154733A JP 31972197 A JP31972197 A JP 31972197A JP 31972197 A JP31972197 A JP 31972197A JP H11154733 A JPH11154733 A JP H11154733A
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Abstract
(57)【要約】
【課題】高周波領域においても安定した回路動作を実現
でき電源ノイズに強い半導体集積装置を提供すること。 【解決手段】電源間に内蔵バイパスコンデンサと、その
近傍に静電気保護素子を設ける。バイパスコンデンサは
トランジスタゲート膜または配線層間膜で形成する。静
電気保護素子はＰまたはＮ型ＧＣＤ、もしくはＮＰＮま
はたＰＮＰバイポーラトランジスタ、もしくはＰＮダイ
オードにより形成する。 【効果】ある回路で発生した電源ノイズを他の回路に伝
搬させにくい、また他の回路からの電源ノイズを受けに
くい。トランジスタのゲート膜が薄くなっても適応可
能。ウェルの電位安定性向上ができる。Ｉ／Ｏセルのリ
ング電源ライン強化ができる。チップ全体の静電気耐量
を向上できる。
でき電源ノイズに強い半導体集積装置を提供すること。 【解決手段】電源間に内蔵バイパスコンデンサと、その
近傍に静電気保護素子を設ける。バイパスコンデンサは
トランジスタゲート膜または配線層間膜で形成する。静
電気保護素子はＰまたはＮ型ＧＣＤ、もしくはＮＰＮま
はたＰＮＰバイポーラトランジスタ、もしくはＰＮダイ
オードにより形成する。 【効果】ある回路で発生した電源ノイズを他の回路に伝
搬させにくい、また他の回路からの電源ノイズを受けに
くい。トランジスタのゲート膜が薄くなっても適応可
能。ウェルの電位安定性向上ができる。Ｉ／Ｏセルのリ
ング電源ライン強化ができる。チップ全体の静電気耐量
を向上できる。
Description
【０００１】
【発明の属する技術分野】本発明は高周波用半導体集積
装置の電源ノイズ除去の一つとして有効な内蔵バイパス
コンデンサの形成方法に関する。
装置の電源ノイズ除去の一つとして有効な内蔵バイパス
コンデンサの形成方法に関する。
【０００２】
【従来の技術】従来、半導体内部で発生した電源ノイズ
を除去するためには、半導体集積装置の外部の直近の電
源間（ＶＤＤ−ＶＳＳ）にバイパスコンデンサを挿入し
ていた。
を除去するためには、半導体集積装置の外部の直近の電
源間（ＶＤＤ−ＶＳＳ）にバイパスコンデンサを挿入し
ていた。
【０００３】図２は従来の電源ノイズ除去用外部バイパ
スコンデンサの挿入位置である。
スコンデンサの挿入位置である。
【０００４】
【発明が解決しようとする課題】しかしながら半導体集
積装置の動作周波数が２０ＭＨＺを越えるようになる
と、半導体集積装置の外部に付けられたバイパスコンデ
ンサでは、半導体集積装置の電源ピンとバイパスコンデ
ンサまでの距離（インピーダンス）が無視できなくな
り、半導体集積装置内で発生する電源ノイズを十分除去
できないという問題点を有していた。
積装置の動作周波数が２０ＭＨＺを越えるようになる
と、半導体集積装置の外部に付けられたバイパスコンデ
ンサでは、半導体集積装置の電源ピンとバイパスコンデ
ンサまでの距離（インピーダンス）が無視できなくな
り、半導体集積装置内で発生する電源ノイズを十分除去
できないという問題点を有していた。
【０００５】よって図２の従来の方法の様に、半導体集
積装置内２００の１つの電源ピンペアからデジタル回路
２０３とアナログ回路２０４の電源供給をする場合、デ
ジタル回路２０３で発生した電源ノイズ２０５が外部の
バイパスコンデンサへ到達して平滑化する前にアナログ
回路２０４へ回り込み、アナログ回路の動作へ悪影響を
及ぼすという問題点があった。
積装置内２００の１つの電源ピンペアからデジタル回路
２０３とアナログ回路２０４の電源供給をする場合、デ
ジタル回路２０３で発生した電源ノイズ２０５が外部の
バイパスコンデンサへ到達して平滑化する前にアナログ
回路２０４へ回り込み、アナログ回路の動作へ悪影響を
及ぼすという問題点があった。
【０００６】そこで半導体集積装置内において電源間に
バイパスコンデンサを単純に挿入すると電源ノイズを除
去することはできるものの、電源間に注入された静電気
によりコンデンサの電極間の膜が破壊されるという危険
があった。
バイパスコンデンサを単純に挿入すると電源ノイズを除
去することはできるものの、電源間に注入された静電気
によりコンデンサの電極間の膜が破壊されるという危険
があった。
【０００７】図３は従来の電源ノイズ除去用チップ内蔵
バイパスコンデンサの挿入位置を示す回路図であり、静
電気エネルギー３１０がＶＤＤラインを通して注入され
た場合内蔵バイパスコンデンサ３０１が破壊される例を
示している。
バイパスコンデンサの挿入位置を示す回路図であり、静
電気エネルギー３１０がＶＤＤラインを通して注入され
た場合内蔵バイパスコンデンサ３０１が破壊される例を
示している。
【０００８】
【課題を解決するための手段】本発明の半導体集積装置
は、ＶＤＤ−ＶＳＳ電源間に接続された容量と、同じく
電源間に接続された静電気保護素子を有する半導体にお
いて、前記容量と前記静電気保護素子は同一の電源ライ
ンから分岐しかつ互いに近傍に配置され、前記容量はＰ
チャンネルＭＯＳ（ＰＭＯＳ）またはＮチャンネルＭＯ
Ｓ（ＮＯＳ）ゲート膜で構成され、前記静電気保護素子
はゲート及びソースをＶＤＤに、ドレインをＶＳＳに接
続されたＰＭＯＳゲートコントロールドダイオード（以
下ＰＧＣＤ），またはゲート及びソースをＶＳＳに、ド
レインをＶＤＤに接続されたＮＭＯＳゲートコントロー
ルドダイオード（以下ＮＧＣＤ）で構成されたことを特
徴とする。
は、ＶＤＤ−ＶＳＳ電源間に接続された容量と、同じく
電源間に接続された静電気保護素子を有する半導体にお
いて、前記容量と前記静電気保護素子は同一の電源ライ
ンから分岐しかつ互いに近傍に配置され、前記容量はＰ
チャンネルＭＯＳ（ＰＭＯＳ）またはＮチャンネルＭＯ
Ｓ（ＮＯＳ）ゲート膜で構成され、前記静電気保護素子
はゲート及びソースをＶＤＤに、ドレインをＶＳＳに接
続されたＰＭＯＳゲートコントロールドダイオード（以
下ＰＧＣＤ），またはゲート及びソースをＶＳＳに、ド
レインをＶＤＤに接続されたＮＭＯＳゲートコントロー
ルドダイオード（以下ＮＧＣＤ）で構成されたことを特
徴とする。
【０００９】また本発明の半導体集積装置は、ＶＤＤ−
ＶＳＳ電源間に接続された容量と、同じく電源間に接続
された静電気保護素子を有する半導体において、前記容
量と前記静電気保護素子は同一の電源ラインから分岐し
かつ互いに近傍に配置され、前記容量はゲートをＶＳＳ
にドレイン及びソースをＶＤＤに接続されたＰチャンネ
ルＭＯＳ（ＰＭＯＳ）、またはゲートをＶＤＤにドレイ
ン及びソースをＶＳＳに接続されたＮチャンネルＭＯＳ
（ＮＯＳ）ゲート膜で構成され、前記静電気保護素子は
ベース及びエミッタをＶＤＤに、コレクタをＶＳＳに接
続されたＰＮＰバイポーラトランジスタ，またはベース
及びエミッタをＶＳＳに、コレクタをＶＤＤに接続され
たＮＰＮバイポーラトランジスタで構成されたことを特
徴とする。
ＶＳＳ電源間に接続された容量と、同じく電源間に接続
された静電気保護素子を有する半導体において、前記容
量と前記静電気保護素子は同一の電源ラインから分岐し
かつ互いに近傍に配置され、前記容量はゲートをＶＳＳ
にドレイン及びソースをＶＤＤに接続されたＰチャンネ
ルＭＯＳ（ＰＭＯＳ）、またはゲートをＶＤＤにドレイ
ン及びソースをＶＳＳに接続されたＮチャンネルＭＯＳ
（ＮＯＳ）ゲート膜で構成され、前記静電気保護素子は
ベース及びエミッタをＶＤＤに、コレクタをＶＳＳに接
続されたＰＮＰバイポーラトランジスタ，またはベース
及びエミッタをＶＳＳに、コレクタをＶＤＤに接続され
たＮＰＮバイポーラトランジスタで構成されたことを特
徴とする。
【００１０】また本発明の半導体集積装置は、ＶＤＤ−
ＶＳＳ電源間に接続された容量と、同じく電源間に接続
された静電気保護素子を有する半導体において、前記容
量と前記静電気保護素子は同一の電源ラインから分岐し
かつ互いに近傍に配置され、前記容量はゲートをＶＳＳ
にドレイン及びソースをＶＤＤに接続されたＰチャンネ
ルＭＯＳ（ＰＭＯＳ）、またはゲートをＶＤＤにドレイ
ン及びソースをＶＳＳに接続されたＮチャンネルＭＯＳ
（ＮＯＳ）ゲート膜で構成され、前記静電気保護素子は
Ｐウェル内に形成された高濃度Ｐ型拡散（Ｐ＋ストッパ
ー）とＮウェル内に形成された高濃度Ｎ型拡散（Ｎ＋ス
トッパー）をつきあわせて作られるいわゆるＰＮダイオ
ードで構成されたことを特徴とする。
ＶＳＳ電源間に接続された容量と、同じく電源間に接続
された静電気保護素子を有する半導体において、前記容
量と前記静電気保護素子は同一の電源ラインから分岐し
かつ互いに近傍に配置され、前記容量はゲートをＶＳＳ
にドレイン及びソースをＶＤＤに接続されたＰチャンネ
ルＭＯＳ（ＰＭＯＳ）、またはゲートをＶＤＤにドレイ
ン及びソースをＶＳＳに接続されたＮチャンネルＭＯＳ
（ＮＯＳ）ゲート膜で構成され、前記静電気保護素子は
Ｐウェル内に形成された高濃度Ｐ型拡散（Ｐ＋ストッパ
ー）とＮウェル内に形成された高濃度Ｎ型拡散（Ｎ＋ス
トッパー）をつきあわせて作られるいわゆるＰＮダイオ
ードで構成されたことを特徴とする。
【００１１】また本発明の半導体集積装置は、ＶＤＤ−
ＶＳＳ電源間に接続された容量と、同じく電源間に接続
された静電気保護素子を有する半導体において、前記容
量と前記静電気保護素子は同一の電源ラインから分岐し
かつ互いに近傍に配置され、前記容量は第一の金属配線
層と第２の金属配線層の層間膜または第１の多結晶シリ
コンと第２の多結晶シリコンの層間膜または多結晶シリ
コンと金属配線層の層間膜で形成され、前記静電気保護
素子はゲート及びソースをＶＤＤに、ドレインをＶＳＳ
に接続されたＰＭＯＳゲートコントロールドダイオード
（以下ＰＧＣＤ），またはゲート及びソースをＶＳＳ
に、ドレインをＶＤＤに接続されたＮＭＯＳゲートコン
トロールドダイオード（以下ＮＧＣＤ）で構成されたこ
とを特徴とする。
ＶＳＳ電源間に接続された容量と、同じく電源間に接続
された静電気保護素子を有する半導体において、前記容
量と前記静電気保護素子は同一の電源ラインから分岐し
かつ互いに近傍に配置され、前記容量は第一の金属配線
層と第２の金属配線層の層間膜または第１の多結晶シリ
コンと第２の多結晶シリコンの層間膜または多結晶シリ
コンと金属配線層の層間膜で形成され、前記静電気保護
素子はゲート及びソースをＶＤＤに、ドレインをＶＳＳ
に接続されたＰＭＯＳゲートコントロールドダイオード
（以下ＰＧＣＤ），またはゲート及びソースをＶＳＳ
に、ドレインをＶＤＤに接続されたＮＭＯＳゲートコン
トロールドダイオード（以下ＮＧＣＤ）で構成されたこ
とを特徴とする。
【００１２】
【作用】図１は本発明の半導体集積装置の概念図であ
る。
る。
【００１３】電源間に挿入されたバイパスコンデンサ１
０１、１０２はそれぞれデジタル回路１０３、アナログ
回路１０４の近傍に形成され、デジタル回路１０３で発
生する電源ノイズを除去すると共にアナログ回路１０４
に注入される電源ノイズを除去する役目を果たしてい
る。
０１、１０２はそれぞれデジタル回路１０３、アナログ
回路１０４の近傍に形成され、デジタル回路１０３で発
生する電源ノイズを除去すると共にアナログ回路１０４
に注入される電源ノイズを除去する役目を果たしてい
る。
【００１４】そしてバイパスコンデンサ１０１，１０２
の近傍に配置された静電気保護素ＰＮダイオード１０
５，１０６は、バイパスコンデンサの絶縁膜破壊電圧よ
り、ＰＮダイオードの逆方向ブレークダウン電圧が低く
設計されている。ここで静電気エネルギーが電源ライン
を通して注入された場合、バイパスコンデンサ１０１，
１０２とＰＮダイオードに同電位が印可されるが、バイ
パスコンデンサを破壊に至らしめる前にＰＮダイオード
を介して静電気エネルギーが放電される。よってバイパ
スコンデンサ１０１，１０２は静電気から保護されるの
である。
の近傍に配置された静電気保護素ＰＮダイオード１０
５，１０６は、バイパスコンデンサの絶縁膜破壊電圧よ
り、ＰＮダイオードの逆方向ブレークダウン電圧が低く
設計されている。ここで静電気エネルギーが電源ライン
を通して注入された場合、バイパスコンデンサ１０１，
１０２とＰＮダイオードに同電位が印可されるが、バイ
パスコンデンサを破壊に至らしめる前にＰＮダイオード
を介して静電気エネルギーが放電される。よってバイパ
スコンデンサ１０１，１０２は静電気から保護されるの
である。
【００１５】
【発明の実施の形態】以下に本発明の詳細な実施例を図
面を参照して具体的に説明する。
面を参照して具体的に説明する。
【００１６】図４はＰＭＯＳゲートコントロールドダイ
オード（ＰＧＣＤ）静電気保護素子とＰＭＯＳゲート膜
バイパスコンデンサの組み合わせによる本発明の第１例
回路図である。バイパスコンデンサ４０３はアナログ回
路４００の電源を安定化させるためのものである。そし
て静電気保護素子４０４は先のバイパスコンデンサ４０
３を静電気から守るするためのものである。
オード（ＰＧＣＤ）静電気保護素子とＰＭＯＳゲート膜
バイパスコンデンサの組み合わせによる本発明の第１例
回路図である。バイパスコンデンサ４０３はアナログ回
路４００の電源を安定化させるためのものである。そし
て静電気保護素子４０４は先のバイパスコンデンサ４０
３を静電気から守るするためのものである。
【００１７】バイパスコンデンサ４０３はＰＭＯＳトラ
ンジスタのゲート膜で構成され、ゲートをＶＳＳにそし
てソース、ドレイン、サブストレートをＶＤＤに接続さ
れている。つまりＶＤＤとＶＳＳの間にバイパスコンデ
ンサが形成されることになる。静電気保護素子４０４は
ＰＭＯＳトランジスタで構成され、ゲート及びソース、
サブストレートをＶＤＤに、ドレインをＶＳＳに接続さ
れている。よって通常はオフ状態にあるが、ひとたび静
電気エネルギーが印可されドレインとソースの間に通常
２０Ｖ程度以上の高電圧がかかるりトランジスタのブレ
ークダウン現象によりＶＤＤからＶＳＳへ静電気エネル
ギーが放電される。よってバイパスコンデンサ４０３に
は静電気保護素子４０４のブレークダウン電圧以上の電
位はかからないので保護されるのである。ここでは静電
気保護素子及びバイパスコンデンサとしてＰＭＯＳトラ
ンジスタの例を示したが、ＮＭＯＳトランジスタでも構
わない。
ンジスタのゲート膜で構成され、ゲートをＶＳＳにそし
てソース、ドレイン、サブストレートをＶＤＤに接続さ
れている。つまりＶＤＤとＶＳＳの間にバイパスコンデ
ンサが形成されることになる。静電気保護素子４０４は
ＰＭＯＳトランジスタで構成され、ゲート及びソース、
サブストレートをＶＤＤに、ドレインをＶＳＳに接続さ
れている。よって通常はオフ状態にあるが、ひとたび静
電気エネルギーが印可されドレインとソースの間に通常
２０Ｖ程度以上の高電圧がかかるりトランジスタのブレ
ークダウン現象によりＶＤＤからＶＳＳへ静電気エネル
ギーが放電される。よってバイパスコンデンサ４０３に
は静電気保護素子４０４のブレークダウン電圧以上の電
位はかからないので保護されるのである。ここでは静電
気保護素子及びバイパスコンデンサとしてＰＭＯＳトラ
ンジスタの例を示したが、ＮＭＯＳトランジスタでも構
わない。
【００１８】図５はＮＭＯＳゲートコントロールドダイ
オード（ＮＧＣＤ）静電気保護素子とＮＭＯＳゲート膜
バイパスコンデンサの組み合わせによる本発明の第２例
回路図である。また静電気保護素子としてＰＭＯＳ，バ
イパスコンデンサとしてＮＭＯＳの組み合わせでも良
い。同じく電気保護素子としてＮＭＯＳ，バイパスコン
デンサとしてＰＭＯＳの組み合わせでももちろん良い。
オード（ＮＧＣＤ）静電気保護素子とＮＭＯＳゲート膜
バイパスコンデンサの組み合わせによる本発明の第２例
回路図である。また静電気保護素子としてＰＭＯＳ，バ
イパスコンデンサとしてＮＭＯＳの組み合わせでも良
い。同じく電気保護素子としてＮＭＯＳ，バイパスコン
デンサとしてＰＭＯＳの組み合わせでももちろん良い。
【００１９】図１、図２ではアナログ回路へ回り込んで
くる電源ラインノイズをプロテクトすることが目的であ
ったが、反対にノイズを発生しやすいデジタル回路の電
源ノイズが流出しないような目的にも本発明は有効であ
る。
くる電源ラインノイズをプロテクトすることが目的であ
ったが、反対にノイズを発生しやすいデジタル回路の電
源ノイズが流出しないような目的にも本発明は有効であ
る。
【００２０】図６は本発明の第３例の回路図で、デジタ
ルノイズの例としてＩ／Ｏセルの出力ドライバーを掲げ
ている。半導体集積装置チップの周辺部には通常入出力
セル専用領域（Ｉ／Ｏセル領域）がリング状に配置され
ており、内部領域用の電源と分けるのが理想である。と
ころがピン数の制限などで内部用電源とＩ／Ｏセル用電
源を共通のＶＤＤパッド６０５及びＶＳＳパッド６０６
から分岐して使用しなければならない場合がある。そこ
でパッドからみて分岐後はＩ／Ｏセル用ＶＤＤ６００と
Ｉ／Ｏセル用ＶＳＳ６０１の電源ライン系と、内部用Ｖ
ＤＤ６０２と内部用ＶＳＳ６０３の電源ライン系を共通
インピーダンスを持たせないように配置するのが通例で
ある。
ルノイズの例としてＩ／Ｏセルの出力ドライバーを掲げ
ている。半導体集積装置チップの周辺部には通常入出力
セル専用領域（Ｉ／Ｏセル領域）がリング状に配置され
ており、内部領域用の電源と分けるのが理想である。と
ころがピン数の制限などで内部用電源とＩ／Ｏセル用電
源を共通のＶＤＤパッド６０５及びＶＳＳパッド６０６
から分岐して使用しなければならない場合がある。そこ
でパッドからみて分岐後はＩ／Ｏセル用ＶＤＤ６００と
Ｉ／Ｏセル用ＶＳＳ６０１の電源ライン系と、内部用Ｖ
ＤＤ６０２と内部用ＶＳＳ６０３の電源ライン系を共通
インピーダンスを持たせないように配置するのが通例で
ある。
【００２１】図６ではチップの右上コーナー部の電源ラ
インを示している。バイパスコンデンサ６０８、６１３
は先のＩ／Ｏセル用ＶＤＤ６００とＩ／Ｏセル用ＶＳＳ
６０１の間に接続されている。静電気保護素子６０７は
同じくＩ／Ｏセル用ＶＤＤ、ＶＳＳの間に接続されかつ
バイパスコンデンサ６０８の近傍に配置されている。ま
たもう１つの静電気保護素子６０９も同様にＩ／Ｏセル
用ＶＤＤ、ＶＳＳの間に接続されかつバイパスコンデサ
６１３の近傍に配置されている。静電気保護素子及びバ
イパスコンデンサはリング状電源にいくつあっても良
い。出力ドライバーセル６１０も同じくＩ／Ｏセル電源
ラインに接続されており、内部からの出力信号６１１を
受けてスイッチングし、出力パッド６１２から最終出力
信号がでる。このときＩ／Ｏ用ＶＤＤ６００及びＶＳＳ
６０１にスイッチングノイズがのるが、出力ドライバー
６１０の近くに配置されたバイパスコンデンサ６１３に
よって電源ノイズは緩和され、さらにバイパスコンデン
サ６０８によってさらに緩和されていく。よって内部用
ＶＤＤ６０２、内部用ＶＳＳ６０３には出力ドライバー
６１０から発生する電源ノイズのまわりこみを緩和する
ことができるのである。
インを示している。バイパスコンデンサ６０８、６１３
は先のＩ／Ｏセル用ＶＤＤ６００とＩ／Ｏセル用ＶＳＳ
６０１の間に接続されている。静電気保護素子６０７は
同じくＩ／Ｏセル用ＶＤＤ、ＶＳＳの間に接続されかつ
バイパスコンデンサ６０８の近傍に配置されている。ま
たもう１つの静電気保護素子６０９も同様にＩ／Ｏセル
用ＶＤＤ、ＶＳＳの間に接続されかつバイパスコンデサ
６１３の近傍に配置されている。静電気保護素子及びバ
イパスコンデンサはリング状電源にいくつあっても良
い。出力ドライバーセル６１０も同じくＩ／Ｏセル電源
ラインに接続されており、内部からの出力信号６１１を
受けてスイッチングし、出力パッド６１２から最終出力
信号がでる。このときＩ／Ｏ用ＶＤＤ６００及びＶＳＳ
６０１にスイッチングノイズがのるが、出力ドライバー
６１０の近くに配置されたバイパスコンデンサ６１３に
よって電源ノイズは緩和され、さらにバイパスコンデン
サ６０８によってさらに緩和されていく。よって内部用
ＶＤＤ６０２、内部用ＶＳＳ６０３には出力ドライバー
６１０から発生する電源ノイズのまわりこみを緩和する
ことができるのである。
【００２２】ここでは静電気保護素子としてＰＧＣＤの
例をのせているが、もちろんＮＧＣＤでもかまわない
し、ＰＧＣＤとＮＧＣＤを並列に使用しても良い。バイ
パスコンデンサもＰＭＯＳでもＮＭＯＳでもまた並列に
使用しても、その目的はなんら変わることはない。また
静電気保護素子としてのＧＣＤとバイパスコンデンサの
組み合わせは、ゲートアレイ等のようにＩ／Ｏ領域には
出力ドライバーを形成するためのもしくは入出力ピンの
静電気保護のためにトランジスタがあらかじめ用意され
ている場合が多く未使用のパッドセル等で余っているト
ランジスタを静電気保護素子として有効利用できるとい
う利点もある。さらにこれらの静電気保護素子は電源間
に接続されているので該電源パッド間にかかる静電気に
対しても内部トランジスタの破壊を防ぐ効果がある。
例をのせているが、もちろんＮＧＣＤでもかまわない
し、ＰＧＣＤとＮＧＣＤを並列に使用しても良い。バイ
パスコンデンサもＰＭＯＳでもＮＭＯＳでもまた並列に
使用しても、その目的はなんら変わることはない。また
静電気保護素子としてのＧＣＤとバイパスコンデンサの
組み合わせは、ゲートアレイ等のようにＩ／Ｏ領域には
出力ドライバーを形成するためのもしくは入出力ピンの
静電気保護のためにトランジスタがあらかじめ用意され
ている場合が多く未使用のパッドセル等で余っているト
ランジスタを静電気保護素子として有効利用できるとい
う利点もある。さらにこれらの静電気保護素子は電源間
に接続されているので該電源パッド間にかかる静電気に
対しても内部トランジスタの破壊を防ぐ効果がある。
【００２３】次に静電気保護素子としてバイポーラトラ
ンジスタを使用した例を説明する。
ンジスタを使用した例を説明する。
【００２４】図７はＮＰＮバイポーラトランジスタ 静
電気保護素子とＰＭＯＳゲート膜バイパスコンデンサの
組み合わせによる本発明の第４例回路図である。バイパ
スコンデンサ７０３はアナログ回路の電源安定化のた
め、静電気保護素子７０４はバイパスコンデンサ７０３
の静電気保護のために存在する。バイパスコンデンサ７
０３はゲートをＶＳＳに、ソース、ドレイン、サブスト
レートをＶＤＤに接続されたＰＭＯＳトランジスタのゲ
ート膜で構成される。静電気保護素子７０４はエミッタ
をＶＤＤに、コレクタ及びベースをＶＳＳに接続したＮ
ＰＮ型バイポーラトランジスタである。一般的にバイポ
ーラトランジスタのブレークダウン電圧はＧＣＤトラン
ジスタのそれより幾分低くなるので、バイパスコンデン
サの保護の目的としてＧＣＤより良好であるという効果
がある。よってバイポーラトランジスタの静電気保護素
子とゲート膜によるバイパスコンデンサの組み合わせ
は、半導体集積装置がディープサブミクロンのデザイン
ルールへシフトして、ゲート膜が薄くなっても適応でき
るという格段の効果がある。また薄いゲート膜を使える
ことでより大容量のバイパスコンデンサを得ることがで
き、ノイズ除去の効果が向上する。もちろんバイポーラ
トランジスタとしてはＰＮＰ型でも良い。ただしＰＮＰ
型の場合ベースをＶＤＤ側へ接続して使用する。またＰ
ＮＰ型とＮＰＮ型を並列に使用しても良い。さらに言う
までもないがバイパスコンデンサとしてはＮＭＯＳトラ
ンジスタのゲート膜でも良い。
電気保護素子とＰＭＯＳゲート膜バイパスコンデンサの
組み合わせによる本発明の第４例回路図である。バイパ
スコンデンサ７０３はアナログ回路の電源安定化のた
め、静電気保護素子７０４はバイパスコンデンサ７０３
の静電気保護のために存在する。バイパスコンデンサ７
０３はゲートをＶＳＳに、ソース、ドレイン、サブスト
レートをＶＤＤに接続されたＰＭＯＳトランジスタのゲ
ート膜で構成される。静電気保護素子７０４はエミッタ
をＶＤＤに、コレクタ及びベースをＶＳＳに接続したＮ
ＰＮ型バイポーラトランジスタである。一般的にバイポ
ーラトランジスタのブレークダウン電圧はＧＣＤトラン
ジスタのそれより幾分低くなるので、バイパスコンデン
サの保護の目的としてＧＣＤより良好であるという効果
がある。よってバイポーラトランジスタの静電気保護素
子とゲート膜によるバイパスコンデンサの組み合わせ
は、半導体集積装置がディープサブミクロンのデザイン
ルールへシフトして、ゲート膜が薄くなっても適応でき
るという格段の効果がある。また薄いゲート膜を使える
ことでより大容量のバイパスコンデンサを得ることがで
き、ノイズ除去の効果が向上する。もちろんバイポーラ
トランジスタとしてはＰＮＰ型でも良い。ただしＰＮＰ
型の場合ベースをＶＤＤ側へ接続して使用する。またＰ
ＮＰ型とＮＰＮ型を並列に使用しても良い。さらに言う
までもないがバイパスコンデンサとしてはＮＭＯＳトラ
ンジスタのゲート膜でも良い。
【００２５】図８はＰＮダイオード静電気保護素子とＮ
ＭＯＳゲート膜バイパスコンデンサの組み合わせによる
本発明の第５例回路図である。バイパスコンデンサ８０
３はアナログ回路の電源安定化のため、静電気保護素子
８０４はバイパスコンデンサ８０３の静電気保護のため
に存在する。バイパスコンデンサ８０３はゲートをＶＤ
Ｄに、ソース、ドレイン、サブストレートをＶＳＳに接
続されたＮＭＯＳトランジスタのゲート膜で構成され
る。静電気保護素子８０４は高濃度Ｐ＋拡散（以下Ｐ＋
ストッパー）と高濃度Ｎ＋拡散（以下Ｎ＋ストッパー）
をつきあわせて形成され、Ｐ＋ストッパー側をＶＳＳ
へ、Ｎ＋ストッパー側をＶＤＤへ接続されており、さら
に前記ＮＭＯＳトランジスタの周囲を囲んでいる。
ＭＯＳゲート膜バイパスコンデンサの組み合わせによる
本発明の第５例回路図である。バイパスコンデンサ８０
３はアナログ回路の電源安定化のため、静電気保護素子
８０４はバイパスコンデンサ８０３の静電気保護のため
に存在する。バイパスコンデンサ８０３はゲートをＶＤ
Ｄに、ソース、ドレイン、サブストレートをＶＳＳに接
続されたＮＭＯＳトランジスタのゲート膜で構成され
る。静電気保護素子８０４は高濃度Ｐ＋拡散（以下Ｐ＋
ストッパー）と高濃度Ｎ＋拡散（以下Ｎ＋ストッパー）
をつきあわせて形成され、Ｐ＋ストッパー側をＶＳＳ
へ、Ｎ＋ストッパー側をＶＤＤへ接続されており、さら
に前記ＮＭＯＳトランジスタの周囲を囲んでいる。
【００２６】図９はこの図８のＰＮダイオードのレイア
ウト平断面図である。
ウト平断面図である。
【００２７】ドレイン・ソースとなるＮ＋拡散９１０と
９１１と多結晶シリコンゲート９０４はＮＭＯＳトラン
ジスタでありゲート膜によりバイパスコンデンサを形成
している。Ｐ＋ストッパー９１２，９１３がトランジス
タの周囲を取り囲み、Ｐ−ＷＥＬＬ９１７の電位をＶＳ
Ｓにしている。またＰ−ＷＥＬＬの周囲はＮ−ＷＥＬＬ
９１６，９１８であり、Ｎ＋ストッパー９１５，９１４
によりＶＤＤ電位を与えられている。このときＰ−ＷＥ
ＬＬとＮ−ＷＥＬＬの境界にはＰＮダイオード９０２，
９０３が形成される。
９１１と多結晶シリコンゲート９０４はＮＭＯＳトラン
ジスタでありゲート膜によりバイパスコンデンサを形成
している。Ｐ＋ストッパー９１２，９１３がトランジス
タの周囲を取り囲み、Ｐ−ＷＥＬＬ９１７の電位をＶＳ
Ｓにしている。またＰ−ＷＥＬＬの周囲はＮ−ＷＥＬＬ
９１６，９１８であり、Ｎ＋ストッパー９１５，９１４
によりＶＤＤ電位を与えられている。このときＰ−ＷＥ
ＬＬとＮ−ＷＥＬＬの境界にはＰＮダイオード９０２，
９０３が形成される。
【００２８】このようなＰＮダイオード静電気保護素子
とゲート膜バイパスコンデンサの組み合わせはトランジ
スタの周囲を完全にダイオードで包囲できるので、ゲー
ト膜の保護がよりいっそう強力になるという独特の効果
をもたらす。さらにこの様なリング状のＰ＋／Ｎ＋スト
ッパーはＰ−ＷＥＬＬ及びＮ−ＷＥＬＬの電位を強力に
し、トランジスタの高速動作を一層安定させるという格
別の効果をもたらす。この例ではバイパスコンデンサと
してＮＭＯＳを説明したが、ＰＭＯＳトランジスタのゲ
ート膜でもバイパスコンデンサとしての効果は何らかわ
るものではない。
とゲート膜バイパスコンデンサの組み合わせはトランジ
スタの周囲を完全にダイオードで包囲できるので、ゲー
ト膜の保護がよりいっそう強力になるという独特の効果
をもたらす。さらにこの様なリング状のＰ＋／Ｎ＋スト
ッパーはＰ−ＷＥＬＬ及びＮ−ＷＥＬＬの電位を強力に
し、トランジスタの高速動作を一層安定させるという格
別の効果をもたらす。この例ではバイパスコンデンサと
してＮＭＯＳを説明したが、ＰＭＯＳトランジスタのゲ
ート膜でもバイパスコンデンサとしての効果は何らかわ
るものではない。
【００２９】これまでバイパスコンデンサとしてトラン
ジスタのゲート膜を使う例を説明してきたが、異なる配
線層による層間膜容量でも形成することができる。
ジスタのゲート膜を使う例を説明してきたが、異なる配
線層による層間膜容量でも形成することができる。
【００３０】図１０は一般的な配線層間膜により容量を
形成した場合の断面図である。
形成した場合の断面図である。
【００３１】第１配線層１００３と第２配線層１００２
が交差している部分の面積に比例してコンデンサ１００
４の値が決まる。第１配線層１００３にはＶＳＳライン
１００１によりＶＳＳ電位が与えられ、第２配線層１０
０２にはＶＤＤライン１０００によりＶＤＤ電位が与え
られる。もちろん第１配線層にＶＤＤ電位をそして第２
配線層にＶＳＳを与えても容量値は同じである。
が交差している部分の面積に比例してコンデンサ１００
４の値が決まる。第１配線層１００３にはＶＳＳライン
１００１によりＶＳＳ電位が与えられ、第２配線層１０
０２にはＶＤＤライン１０００によりＶＤＤ電位が与え
られる。もちろん第１配線層にＶＤＤ電位をそして第２
配線層にＶＳＳを与えても容量値は同じである。
【００３２】第１配線層と第２配線層の材質の組み合わ
せとしては各々（下の層から）金属配線１層目と金属配
線２層目、金属配線２層目と金属配線３層目、金属配線
３層目と金属配線４層目、金属配線１層目と金属配線３
層目、金属配線２層目と金属配線４層目、金属配線１層
目と金属配線４層目等、あるいは、多結晶シリコン１層
目と多結晶シリコン２層目、多結晶シリコン２層目と多
結晶シリコン３層目、多結晶シリコン１層目と多結晶シ
リコン３層目等、さらには多結晶シリコン１層目と金属
配線１層目、多結晶シリコン２層目と金属配線１層目、
多結晶シリコン１層目と金属配線２層目等の多結晶シリ
コンと金属配線の組み合わせ、さらには、拡散層と金属
配線層の組み合わせ等も可能である。
せとしては各々（下の層から）金属配線１層目と金属配
線２層目、金属配線２層目と金属配線３層目、金属配線
３層目と金属配線４層目、金属配線１層目と金属配線３
層目、金属配線２層目と金属配線４層目、金属配線１層
目と金属配線４層目等、あるいは、多結晶シリコン１層
目と多結晶シリコン２層目、多結晶シリコン２層目と多
結晶シリコン３層目、多結晶シリコン１層目と多結晶シ
リコン３層目等、さらには多結晶シリコン１層目と金属
配線１層目、多結晶シリコン２層目と金属配線１層目、
多結晶シリコン１層目と金属配線２層目等の多結晶シリ
コンと金属配線の組み合わせ、さらには、拡散層と金属
配線層の組み合わせ等も可能である。
【００３３】次にこの配線層によるバイパスコンデンサ
を応用した例について説明してゆく。
を応用した例について説明してゆく。
【００３４】図１１は本発明の配線層によるバイパスコ
ンデンサとＧＣＤによる静電気保護素子を組み合わせた
第６例回路図である。細部の部品は省略しているが図６
の例と同様Ｉ／Ｏセル領域がチップの周辺にリング状に
配置されてる半導体集積装置の上辺を取り出したもので
ある。Ｉ／Ｏ用電源ラインと内部用電源ラインは共通の
ＶＤＤパッド１１００とＶＳＳパッド１１０１から分岐
している。Ｉ／Ｏ用電源ラインは２層目金属配線層を使
いやはりリング状に配置され、最外周がＩ／Ｏ用ＶＤＤ
１１０５、内側がＩ／Ｏ用ＶＳＳ１１０７に割り当てら
れている。（図１１では太い実線で２層目配線層を表し
ている）また前記Ｉ／Ｏ用ＶＤＤ１１０５の領域と重な
る様に３層目金属配線層を使いＩ／Ｏ用ＶＳＳ１１０４
が配置され、この２つの層のクロスする領域でバイパス
コンデンサ１を形成している。（図１１では鎖線で３層
目金属配線を表している）また同様に前記Ｉ／Ｏ用ＶＳ
Ｓ１１０７の領域と重なる様に３層目金属配線層を使い
Ｉ／Ｏ用ＶＤＤ１１０６が配置され、この２つの層のク
ロスする領域でバイパスコンデンサ２を形成している。
この２つのバイパスコンデンサ１，２はどちらもＶＤＤ
−ＶＳＳ間に接続さていることになり、Ｉ／Ｏセルで発
生したスイッチングノイズの緩和に効果がる。そしてＰ
ＧＣＤによる静電気保護素子１１０８がやはりＩ／Ｏ用
ＶＤＤ１１０５とＩ／Ｏ用ＶＳＳ１１０７の間に挿入さ
れ前記バイパスコンデンサ１，２の静電気破壊を保護し
ている。この静電気保護素子と配線層によるバイパスコ
ンデンサの組み合わせはＩ／Ｏ電源を２重に使用するた
め電源インピーダンスをさげ高周波特性を向上させると
いう特別の効果も有する。さらにＩ／Ｏリング領域はチ
ップの外周に沿って広く存在するため面積を広くとれ、
大きなバイパスコンデンサの容量値を得られやすいとい
う利点も有する。またここでは静電気保護素子としてＰ
ＧＣＤをあげたが、これまで説明してきたＮＧＣＤやＮ
ＰＮバイポーラトランジスタ、ＰＮＰバイポーラトラン
ジスタ、ＰＮダイオード等でも同様の効果が得られる。
ンデンサとＧＣＤによる静電気保護素子を組み合わせた
第６例回路図である。細部の部品は省略しているが図６
の例と同様Ｉ／Ｏセル領域がチップの周辺にリング状に
配置されてる半導体集積装置の上辺を取り出したもので
ある。Ｉ／Ｏ用電源ラインと内部用電源ラインは共通の
ＶＤＤパッド１１００とＶＳＳパッド１１０１から分岐
している。Ｉ／Ｏ用電源ラインは２層目金属配線層を使
いやはりリング状に配置され、最外周がＩ／Ｏ用ＶＤＤ
１１０５、内側がＩ／Ｏ用ＶＳＳ１１０７に割り当てら
れている。（図１１では太い実線で２層目配線層を表し
ている）また前記Ｉ／Ｏ用ＶＤＤ１１０５の領域と重な
る様に３層目金属配線層を使いＩ／Ｏ用ＶＳＳ１１０４
が配置され、この２つの層のクロスする領域でバイパス
コンデンサ１を形成している。（図１１では鎖線で３層
目金属配線を表している）また同様に前記Ｉ／Ｏ用ＶＳ
Ｓ１１０７の領域と重なる様に３層目金属配線層を使い
Ｉ／Ｏ用ＶＤＤ１１０６が配置され、この２つの層のク
ロスする領域でバイパスコンデンサ２を形成している。
この２つのバイパスコンデンサ１，２はどちらもＶＤＤ
−ＶＳＳ間に接続さていることになり、Ｉ／Ｏセルで発
生したスイッチングノイズの緩和に効果がる。そしてＰ
ＧＣＤによる静電気保護素子１１０８がやはりＩ／Ｏ用
ＶＤＤ１１０５とＩ／Ｏ用ＶＳＳ１１０７の間に挿入さ
れ前記バイパスコンデンサ１，２の静電気破壊を保護し
ている。この静電気保護素子と配線層によるバイパスコ
ンデンサの組み合わせはＩ／Ｏ電源を２重に使用するた
め電源インピーダンスをさげ高周波特性を向上させると
いう特別の効果も有する。さらにＩ／Ｏリング領域はチ
ップの外周に沿って広く存在するため面積を広くとれ、
大きなバイパスコンデンサの容量値を得られやすいとい
う利点も有する。またここでは静電気保護素子としてＰ
ＧＣＤをあげたが、これまで説明してきたＮＧＣＤやＮ
ＰＮバイポーラトランジスタ、ＰＮＰバイポーラトラン
ジスタ、ＰＮダイオード等でも同様の効果が得られる。
【００３５】このように１組の電源パッドしか持たない
半導体チップにおいても、Ｉ／Ｏ用電源と内部用電源を
用意して、分岐後のラインにそれぞれバイパスコンデン
サと静電気保護素子をもうけることにより、Ｉ／Ｏ領域
と内部領域のノイズ分離が可能である。これによりアナ
ログ回路へ他のデジタル回路やＩ／Ｏセルのスイッチン
グノイズが混入するのを防ぐことができる。
半導体チップにおいても、Ｉ／Ｏ用電源と内部用電源を
用意して、分岐後のラインにそれぞれバイパスコンデン
サと静電気保護素子をもうけることにより、Ｉ／Ｏ領域
と内部領域のノイズ分離が可能である。これによりアナ
ログ回路へ他のデジタル回路やＩ／Ｏセルのスイッチン
グノイズが混入するのを防ぐことができる。
【００３６】また電源パッドからみてＩ／Ｏ用電源ライ
ンと内部用電源ラインが分岐する前に静電気保護素子を
設けることにより、内部領域用とＩ／Ｏ領域用に個別に
静電気保護素子を設けなくてもバイパスコンデンサの保
護が可能であるので、内部領域の面積を増やさずに済
む。
ンと内部用電源ラインが分岐する前に静電気保護素子を
設けることにより、内部領域用とＩ／Ｏ領域用に個別に
静電気保護素子を設けなくてもバイパスコンデンサの保
護が可能であるので、内部領域の面積を増やさずに済
む。
【００３７】また本発明のバイパスコンデンサと静電気
保護素子の組み合わせはノイズ除去という本来の主旨の
他、半導体集積装置の静電気耐量をあげるという効果も
ある。
保護素子の組み合わせはノイズ除去という本来の主旨の
他、半導体集積装置の静電気耐量をあげるという効果も
ある。
【００３８】図１２は本発明の静電気保護素子とバイパ
スコンデンサを組み合わせた半導体集積装置に外部から
静電気エネルギーがかかった時の静電気モデル図であ
る。静電気エネルギーのモデルにはＥＩＡＪやＭＩＬＬ
等いくつかあるが、ここでは静電気電圧１２００（Ｖ＝
４００ｖ）が静電気容量１２０１（Ｃ０＝２００ｐｆ）
に蓄積された後、半導体チップ１２０４に印可された場
合を示している。回路ブロックとは別にノイズ除去用に
設けられた内蔵バイパスコンデンサ１２０２をＣ１＝２
００ｐｆとする。おおもとの静電気エネルギーはＱ＝Ｃ
０＊Ｖであるが、半導体チップに印可される時にはＣ１
とＣ０の容量比に分割されるので、実質回路ブロック１
２０３にかかる静電気エネルギーはＶ＊（Ｃ０／（Ｃ１
＋Ｃ０））＝Ｖ＊（１／２）となり内蔵バイパスコンデ
ンサ１２０２が無い場合と比べて１／２になる。一方内
蔵バイパスコンデンサ１２０２にかかる静電気エネルギ
ーはＶ＊１／２であるが、静電気保護素子１２０８よっ
て放電されるので破壊はおこらない。よって半導体チッ
プ全体の静電気耐量はほぼ２倍にあがることになる。
スコンデンサを組み合わせた半導体集積装置に外部から
静電気エネルギーがかかった時の静電気モデル図であ
る。静電気エネルギーのモデルにはＥＩＡＪやＭＩＬＬ
等いくつかあるが、ここでは静電気電圧１２００（Ｖ＝
４００ｖ）が静電気容量１２０１（Ｃ０＝２００ｐｆ）
に蓄積された後、半導体チップ１２０４に印可された場
合を示している。回路ブロックとは別にノイズ除去用に
設けられた内蔵バイパスコンデンサ１２０２をＣ１＝２
００ｐｆとする。おおもとの静電気エネルギーはＱ＝Ｃ
０＊Ｖであるが、半導体チップに印可される時にはＣ１
とＣ０の容量比に分割されるので、実質回路ブロック１
２０３にかかる静電気エネルギーはＶ＊（Ｃ０／（Ｃ１
＋Ｃ０））＝Ｖ＊（１／２）となり内蔵バイパスコンデ
ンサ１２０２が無い場合と比べて１／２になる。一方内
蔵バイパスコンデンサ１２０２にかかる静電気エネルギ
ーはＶ＊１／２であるが、静電気保護素子１２０８よっ
て放電されるので破壊はおこらない。よって半導体チッ
プ全体の静電気耐量はほぼ２倍にあがることになる。
【００３９】そして追加するバイパスコンデンサの容量
値を大きくするほど静電気耐量の向上が望める。
値を大きくするほど静電気耐量の向上が望める。
【００４０】
【発明の効果】以上説明したように本発明の半導体集積
装置はチップ内部で発生するデジタル回路やＩ／Ｏセル
の電源ノイズが他の回路ブロックへ回り込むのを緩和す
ることができ、また電源ノイズに敏感なアナログ回路等
にたいして電源から回り込んでくるノイズを緩和するこ
とができるので、アナログ回路の特性向上及び高周波動
作特性の安定化が得られ、電源ノイズに強い半導体集積
装置を提供できる。
装置はチップ内部で発生するデジタル回路やＩ／Ｏセル
の電源ノイズが他の回路ブロックへ回り込むのを緩和す
ることができ、また電源ノイズに敏感なアナログ回路等
にたいして電源から回り込んでくるノイズを緩和するこ
とができるので、アナログ回路の特性向上及び高周波動
作特性の安定化が得られ、電源ノイズに強い半導体集積
装置を提供できる。
【００４１】また本発明の半導体集積装置は個々の回路
ブロック毎の電源ラインにバイパスコンデンサを配置で
きるので、チップ外部にバイパスコンデンサを付けるよ
りも低インピーダンスで回路ブロックとバイパスコンデ
ンサを接続することができるので、高周波動作領域でも
ノイズ除去の効果が高い。
ブロック毎の電源ラインにバイパスコンデンサを配置で
きるので、チップ外部にバイパスコンデンサを付けるよ
りも低インピーダンスで回路ブロックとバイパスコンデ
ンサを接続することができるので、高周波動作領域でも
ノイズ除去の効果が高い。
【００４２】また静電気保護素子としてＧＣＤを使う組
み合わせでは、Ｉ／Ｏセル等で未使用のトランジスタを
使うことができるので、搭載ゲートを有効に活用でき
る。
み合わせでは、Ｉ／Ｏセル等で未使用のトランジスタを
使うことができるので、搭載ゲートを有効に活用でき
る。
【００４３】また静電気保護素子としてバイポーラトラ
ンジスタを内蔵バイパスコンデンサとしてトランジスタ
ゲート膜を使う組み合わせでは、ＧＣＤやＰＮダイオー
ドに比べてブレークダウン電圧を低くすることが可能
で、ディープサブミクロンでの薄いゲート膜トランジス
タに対応でき、薄いゲート膜を使うことにより大きな容
量値を得ることができるという特別な効果も得られる。
ンジスタを内蔵バイパスコンデンサとしてトランジスタ
ゲート膜を使う組み合わせでは、ＧＣＤやＰＮダイオー
ドに比べてブレークダウン電圧を低くすることが可能
で、ディープサブミクロンでの薄いゲート膜トランジス
タに対応でき、薄いゲート膜を使うことにより大きな容
量値を得ることができるという特別な効果も得られる。
【００４４】さらに静電気保護素子としてＰＮダイオー
ドを、内蔵バイパスコンデンサとしてトランジスタゲー
ト膜を使う組み合わせでは、トランジスタの周位をスト
ッパーで囲むのでゲート膜の静電気保護がより強力にな
ると共に、ウェルの電位をより安定化させることができ
るので、トランジスタ特性を安定化することができる。
ドを、内蔵バイパスコンデンサとしてトランジスタゲー
ト膜を使う組み合わせでは、トランジスタの周位をスト
ッパーで囲むのでゲート膜の静電気保護がより強力にな
ると共に、ウェルの電位をより安定化させることができ
るので、トランジスタ特性を安定化することができる。
【００４５】さらに内蔵バイパスコンデンサに配線間容
量を使う場合には、静電気保護素子の構造がＧＣＤでも
バイポーラトランジスタでもＰＮダイオードでも、Ｉ／
Ｏセルのリング電源用配線層間により容量を構成できる
ので、電源ラインのいっそうの強化という格別な効果も
得られる。
量を使う場合には、静電気保護素子の構造がＧＣＤでも
バイポーラトランジスタでもＰＮダイオードでも、Ｉ／
Ｏセルのリング電源用配線層間により容量を構成できる
ので、電源ラインのいっそうの強化という格別な効果も
得られる。
【００４６】そして、内蔵バイパスコンデンサを付加す
ることにより、元々の半導体集積装置の静電気耐量を向
上させることができるという効果も得られる。
ることにより、元々の半導体集積装置の静電気耐量を向
上させることができるという効果も得られる。
【図１】本発明の半導体集積装置の概念図。
【図２】従来の方法による外部バイパスコンデンサを使
う回路図。
う回路図。
【図３】従来の電源ノイズ除去用チップ内蔵バイパスコ
ンデンサの挿入位置を示す回路図。
ンデンサの挿入位置を示す回路図。
【図４】本発明によるＰＭＯＳゲートコントロールドダ
イオード（ＰＧＣＤ）静電気保護素子とＰＭＯＳゲート
膜バイパスコンデンサの組み合わせによる第１例回路
図。
イオード（ＰＧＣＤ）静電気保護素子とＰＭＯＳゲート
膜バイパスコンデンサの組み合わせによる第１例回路
図。
【図５】本発明によるＮＭＯＳゲートコントロールドダ
イオード（ＮＧＣＤ）静電気保護素子とＮＭＯＳゲート
膜バイパスコンデンサの組み合わせによる第２例回路
図。
イオード（ＮＧＣＤ）静電気保護素子とＮＭＯＳゲート
膜バイパスコンデンサの組み合わせによる第２例回路
図。
【図６】本発明の第３例の回路図。
【図７】本発明によるＮＰＮバイポーラトランジスタ
静電気保護素子とＰＭＯＳゲート膜バイパスコンデンサ
の組み合わせによる第４例回路図。
静電気保護素子とＰＭＯＳゲート膜バイパスコンデンサ
の組み合わせによる第４例回路図。
【図８】本発明によるＰＮダイオード静電気保護素子と
ＮＭＯＳゲート膜バイパスコンデンサの組み合わせによ
る第５例回路図。
ＮＭＯＳゲート膜バイパスコンデンサの組み合わせによ
る第５例回路図。
【図９】本発明による図８のＰＮダイオードのレイアウ
ト平断面図。
ト平断面図。
【図１０】一般的な配線層間膜により容量を形成した場
合の断面図。
合の断面図。
【図１１】本発明の配線層によるバイパスコンデンサと
ＧＣＤによる静電気保護素子を組み合わせた第６例回路
図。
ＧＣＤによる静電気保護素子を組み合わせた第６例回路
図。
【図１２】本発明の静電気保護素子とバイパスコンデン
サを組み合わせた半導体集積装置に外部から静電気エネ
ルギーがかかった時の静電気モデル図。
サを組み合わせた半導体集積装置に外部から静電気エネ
ルギーがかかった時の静電気モデル図。
１００．．．半導体チップ １０１．．．デジタル回路ブロック用バイパスコンデン
サ １０２．．．アナログ回路ブロック用バイパスコンデン
サ １０３．．．デジタル回路ブロック用 １０４．．．アナログ回路ブロック用 １０５．．．デジタル回路ブロック用静電気保護素子 １０６．．．アナログ回路ブロック用静電気保護素子 ２０５．．．電源ノイズ ３１０．．．静電気エネルギー
サ １０２．．．アナログ回路ブロック用バイパスコンデン
サ １０３．．．デジタル回路ブロック用 １０４．．．アナログ回路ブロック用 １０５．．．デジタル回路ブロック用静電気保護素子 １０６．．．アナログ回路ブロック用静電気保護素子 ２０５．．．電源ノイズ ３１０．．．静電気エネルギー
Claims (9)
- 【請求項１】ＶＤＤ−ＶＳＳ電源間に接続された容量
と、同じく電源間に接続された静電気保護素子を有する
半導体において、前記容量と前記静電気保護素子は同一
の電源ラインから分岐しかつ互いに近傍に配置され、前
記容量はゲートをＶＳＳにドレイン及びソースをＶＤＤ
に接続されたＰチャンネルＭＯＳ（ＰＭＯＳ）、または
ゲートをＶＤＤにドレイン及びソースをＶＳＳに接続さ
れたＮチャンネルＭＯＳ（ＮＯＳ）ゲート膜で構成さ
れ、前記静電気保護素子はゲート及びソースをＶＤＤ
に、ドレインをＶＳＳに接続されたＰＭＯＳゲートコン
トロールドダイオード（以下ＰＧＣＤ），またはゲート
及びソースをＶＳＳに、ドレインをＶＤＤに接続された
ＮＭＯＳゲートコントロールドダイオード（以下ＮＧＣ
Ｄ）で構成されたことを特徴とする半導体集積装置。 - 【請求項２】ＶＤＤ−ＶＳＳ電源間に接続された容量
と、同じく電源間に接続された静電気保護素子を有する
半導体において、前記容量と前記静電気保護素子は同一
の電源ラインから分岐しかつ互いに近傍に配置され、前
記容量はゲートをＶＳＳにドレイン及びソースをＶＤＤ
に接続されたＰチャンネルＭＯＳ（ＰＭＯＳ）、または
ゲートをＶＤＤにドレイン及びソースをＶＳＳに接続さ
れたＮチャンネルＭＯＳ（ＮＯＳ）ゲート膜で構成さ
れ、前記静電気保護素子はベース及びエミッタをＶＤＤ
に、コレクタをＶＳＳに接続されたＰＮＰバイポーラト
ランジスタ，またはベース及びエミッタをＶＳＳに、コ
レクタをＶＤＤに接続されたＮＰＮバイポーラトランジ
スタで構成されたことを特徴とする半導体集積装置。 - 【請求項３】ＶＤＤ−ＶＳＳ電源間に接続された容量
と、同じく電源間に接続された静電気保護素子を有する
半導体において、前記容量と前記静電気保護素子は同一
の電源ラインから分岐しかつ互いに近傍に配置され、前
記容量はゲートをＶＳＳにドレイン及びソースをＶＤＤ
に接続されたＰチャンネルＭＯＳ（ＰＭＯＳ）、または
ゲートをＶＤＤにドレイン及びソースをＶＳＳに接続さ
れたＮチャンネルＭＯＳ（ＮＯＳ）ゲート膜で構成さ
れ、前記静電気保護素子はＰウェル内に形成された高濃
度Ｐ型拡散（Ｐ＋ストッパー）とＮウェル内に形成され
た高濃度Ｎ型拡散（Ｎ＋ストッパー）をつきあわせて作
られるいわゆるＰＮダイオードで構成されたことを特徴
とする半導体集積装置。 - 【請求項４】ＶＤＤ−ＶＳＳ電源間に接続された容量
と、同じく電源間に接続された静電気保護素子を有する
半導体において、前記容量と前記静電気保護素子は同一
の電源ラインから分岐しかつ互いに近傍に配置され、前
記容量は第一の金属配線層と第２の金属配線層の層間膜
または第１の多結晶シリコンと第２の多結晶シリコンの
層間膜または多結晶シリコンと金属配線層の層間膜で形
成され、前記静電気保護素子はゲート及びソースをＶＤ
Ｄに、ドレインをＶＳＳに接続されたＰＭＯＳゲートコ
ントロールドダイオード（以下ＰＧＣＤ），またはゲー
ト及びソースをＶＳＳに、ドレインをＶＤＤに接続され
たＮＭＯＳゲートコントロールドダイオード（以下ＮＧ
ＣＤ）で構成されたことを特徴とする半導体集積装置。 - 【請求項５】ＶＤＤ−ＶＳＳ電源間に接続された容量
と、同じく電源間に接続された静電気保護素子を有する
半導体において、前記容量と前記静電気保護素子は同一
の電源ラインから分岐しかつ互いに近傍に配置され、前
記容量は第一の金属配線層と第２の金属配線層の層間膜
または第１の多結晶シリコンと第２の多結晶シリコンの
層間膜または多結晶シリコンと金属配線層の層間膜で形
成され、前記静電気保護素子はベース及びエミッタをＶ
ＤＤに、コレクタをＶＳＳに接続されたＰＮＰバイポー
ラトランジスタ，またはベース及びエミッタをＶＳＳ
に、コレクタをＶＤＤに接続されたＮＰＮバイポーラト
ランジスタで構成されたことを特徴とする半導体集積装
置。 - 【請求項６】ＶＤＤ−ＶＳＳ電源間に接続された容量
と、同じく電源間に接続された静電気保護素子を有する
半導体において、前記容量と前記静電気保護素子は同一
の電源ラインから分岐しかつ互いに近傍に配置され、前
記容量は第一の金属配線層と第２の金属配線層の層間膜
または第１の多結晶シリコンと第２の多結晶シリコンの
層間膜または多結晶シリコンと金属配線層の層間膜で形
成され、前記静電気保護素子はＰウェル内に形成された
高濃度Ｐ型拡散（Ｐ＋ストッパー）とＮウェル内に形成
された高濃度Ｎ型拡散（Ｎ＋ストッパー）をつきあわせ
て作られるいわゆるＰＮダイオードで構成されたことを
特徴とする半導体集積装置。 - 【請求項７】容量の絶縁膜破壊電圧よ静電気保護素子の
ブレークダウン電圧が低い事を特徴とする請求項１また
は請求項２または請求項３または請求項４または請求項
５または請求項６記載の半導体集積装置。 - 【請求項８】容量及び静電気保護素子は半導体集積装置
のＩ／Ｏセル用電源ラインに接続されかつＩ／Ｏセル領
域に配置されたことを特徴とする請求項１または請求項
２または請求項３または請求項４または請求項５または
請求項６記載の半導体集積装置。 - 【請求項９】容量及び静電気保護素子は半導体集積装置
のＩ／Ｏセル領域で囲まれた内側にある内部用電源ライ
ンに接続されかつ内部領域に配置されたことを特徴とす
る請求項１または請求項２または請求項３または請求項
４または請求項５または請求項６記載の半導体集積装
置。
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