JP3570180B2 - 半導体集積装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は高周波用半導体集積装置の電源ノイズ除去の一つとして有効な内蔵バイパスコンデンサの形成方法に関する。
【0002】
【従来の技術】
従来、半導体内部で発生した電源ノイズを除去するためには、半導体集積装置の外部の直近の電源間(VDD−VSS)にバイパスコンデンサを挿入していた。
【0003】
図2は従来の電源ノイズ除去用外部バイパスコンデンサの挿入位置である。
【0004】
【発明が解決しようとする課題】
しかしながら半導体集積装置の動作周波数が20MHZを越えるようになると、半導体集積装置の外部に付けられたバイパスコンデンサでは、半導体集積装置の電源ピンとバイパスコンデンサまでの距離(インピーダンス)が無視できなくなり、半導体集積装置内で発生する電源ノイズを十分除去できないという問題点を有していた。
【0005】
よって図2の従来の方法の様に、半導体集積装置内200の1つの電源ピンペアからデジタル回路203とアナログ回路204の電源供給をする場合、デジタル回路203で発生した電源ノイズ205が外部のバイパスコンデンサへ到達して平滑化する前にアナログ回路204へ回り込み、アナログ回路の動作へ悪影響を及ぼすという問題点があった。
【0006】
そこで半導体集積装置内において電源間にバイパスコンデンサを単純に挿入すると電源ノイズを除去することはできるものの、電源間に注入された静電気によりコンデンサの電極間の膜が破壊されるという危険があった。
【0007】
図3は従来の電源ノイズ除去用チップ内蔵バイパスコンデンサの挿入位置を示す回路図であり、静電気エネルギー310がVDDラインを通して注入された場合内蔵バイパスコンデンサ301が破壊される例を示している。
【0008】
【課題を解決するための手段】
上述した課題を解決するために、本発明の半導体集積装置は、第1の電源と第2の電源の間に接続された容量と、前記第1と第2の電源に接続された静電気保護素子を有する半導体において、
前記容量は
ゲートを前記第1の電源に接続され、ドレインとソースを前記第2の電源に接続された第1のMOSトランジスタのゲート絶縁膜もしくは、ゲートを前記第2の電源に接続され、ドレインとソースを前記第1の電源に接続された第2のMOSトランジスタのゲート絶縁膜を含み、
前記静電気保護素子は
ゲート及びソースを前記第1の電源に接続され、ドレインを前記第2の電源に接続された第3のMOSトランジスタ,またはゲート及びソースを前記第2の電源に接続され、ドレインを前記第1の電源に接続された第4のMOSトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする。
【0009】
また、本発明の半導体集積装置は、第1の電源と第2の電源の間に接続された容量と、前記第1と第2の電源に接続された静電気保護素子を有する半導体において、
前記容量は
ゲートを前記第1の電源に接続され、ドレインとソースを前記第2の電源に接続された第1のMOSトランジスタのゲート絶縁膜もしくは、
ゲートを前記第2の電源に接続され、ドレインとソースを前記第1の電源に接続された第2のMOSトランジスタのゲート絶縁膜を含み、
前記静電気保護素子は
ベース及びエミッタを前記第1の電源に接続され、コレクタを前記第2の電源に接続されたPNPバイポーラトランジスタ,またはベース及びエミッタを前記第2の電源に接続され、コレクタを前記第1の電源に接続されたNPNバイポーラトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする。
【0010】
また、本発明の半導体集積装置は、第1の電源と第2の電源の間に接続された容量と、前記第1と第2の電源に接続された静電気保護素子を有する半導体において、
前記容量は
ゲートを前記第1の電源に接続され、ドレインとソースを前記第2の電源に接続された第1のMOSトランジスタのゲート絶縁膜もしくは、
ゲートを前記第2の電源に接続され、ドレインとソースを前記第1の電源に接続された第2のMOSトランジスタのゲート絶縁膜を含み、
前記静電気保護素子はPウェル内に形成された高濃度P型拡散とNウェル内に形成された高濃度N型拡散とが対向する部分で形成されるPNダイオードを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする。
【0011】
また、本発明の半導体集積装置は、第1の電源と第2の電源の間に接続された容量と、前記第1と第2の電源に接続された静電気保護素子を有する半導体において、
前記容量は
第一の金属配線層と第2の金属配線層との層間膜または第1の多結晶シリコンと第2の多結晶シリコンとの層間膜または前記第1と第2の多結晶シリコンの一方と前記第1と第2の金属配線層の一方との層間膜を含み、
前記静電気保護素子は
ゲート及びソースを前記第1の電源に接続され、ドレインを前記第2の電源に接続された第1のMOSトランジスタ,またはゲート及びソースを前記第2の電源に接続され、ドレインを前記第1の電源に接続された第2のMOSトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする。
また、本発明の半導体集積装置は、第1の電源と第2の電源の間に接続された容量と、前記第1と第2の電源に接続された静電気保護素子を有する半導体において、
前記容量は第一の金属配線層と第2の金属配線層との層間膜または第1の多結晶シリコンと第2の多結晶シリコンとの層間膜または前記第1と第2の多結晶シリコンの一方と前記第1と第2の金属配線層の一方との層間膜を含み、
前記静電気保護素子はベース及びエミッタを前記第1の電源に接続され、コレクタを前記第2の電源に接続されたPNPバイポーラトランジスタ,またはベース及びエミッタを前記第2の電源に接続され、コレクタを前記第1の電源接続されたNPNバイポーラトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする。
また、本発明の半導体集積装置は、第1の電源と第2の電源の間に接続された容量と、前記第1と第2の電源に接続された静電気保護素子を有する半導体において、
前記容量は第一の金属配線層と第2の金属配線層との層間膜または第1の多結晶シリコンと第2の多結晶シリコンとの層間膜または前記第1と第2の多結晶シリコンの一方と前記第1と第2の金属配線層の一方との層間膜を含み、
前記静電気保護素子はPウェル内に形成された高濃度P型拡散とNウェル内に形成された高濃度N型拡散とが対向する部分で形成されるPNダイオードを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする。
また、本発明の半導体集積装置は、請求項1乃至請求項6のいずれかに記載の半導体集積装置において、前記容量及び前記静電気保護素子は前記半導体集積装置のI/Oセル用電源ラインに接続され、かつI/Oセル領域に配置され、前記容量及び前記静電気保護素子は前記半導体集積装置のI/Oセル領域で囲まれた内側にある内部用電源ラインに接続されかつ内部領域に配置されたことを特徴とする。
【0012】
【作用】
図1は本発明の半導体集積装置の概念図である。
【0013】
電源間に挿入されたバイパスコンデンサ101、102はそれぞれデジタル回路103、アナログ回路104の近傍に形成され、デジタル回路103で発生する電源ノイズを除去すると共にアナログ回路104に注入される電源ノイズを除去する役目を果たしている。
【0014】
そしてバイパスコンデンサ101,102の近傍に配置された静電気保護素PNダイオード105,106は、バイパスコンデンサの絶縁膜破壊電圧より、PNダイオードの逆方向ブレークダウン電圧が低く設計されている。ここで静電気エネルギーが電源ラインを通して注入された場合、バイパスコンデンサ101,102とPNダイオードに同電位が印可されるが、バイパスコンデンサを破壊に至らしめる前にPNダイオードを介して静電気エネルギーが放電される。よってバイパスコンデンサ101,102は静電気から保護されるのである。
【0015】
【発明の実施の形態】
以下に本発明の詳細な実施例を図面を参照して具体的に説明する。
【0016】
図4はPMOSゲートコントロールドダイオード(PGCD)静電気保護素子とPMOSゲート膜バイパスコンデンサの組み合わせによる本発明の第1例回路図である。バイパスコンデンサ403はアナログ回路400の電源を安定化させるためのものである。そして静電気保護素子404は先のバイパスコンデンサ403を静電気から守るするためのものである。
【0017】
バイパスコンデンサ403はPMOSトランジスタのゲート膜で構成され、ゲートをVSSにそしてソース、ドレイン、サブストレートをVDDに接続されている。つまりVDDとVSSの間にバイパスコンデンサが形成されることになる。静電気保護素子404はPMOSトランジスタで構成され、ゲート及びソース、サブストレートをVDDに、ドレインをVSSに接続されている。よって通常はオフ状態にあるが、ひとたび静電気エネルギーが印可されドレインとソースの間に通常20V程度以上の高電圧がかかるりトランジスタのブレークダウン現象によりVDDからVSSへ静電気エネルギーが放電される。よってバイパスコンデンサ403には静電気保護素子404のブレークダウン電圧以上の電位はかからないので保護されるのである。ここでは静電気保護素子及びバイパスコンデンサとしてPMOSトランジスタの例を示したが、NMOSトランジスタでも構わない。
【0018】
図5はNMOSゲートコントロールドダイオード(NGCD)静電気保護素子とNMOSゲート膜バイパスコンデンサの組み合わせによる本発明の第2例回路図である。また静電気保護素子としてPMOS,バイパスコンデンサとしてNMOSの組み合わせでも良い。同じく電気保護素子としてNMOS,バイパスコンデンサとしてPMOSの組み合わせでももちろん良い。
【0019】
図1、図2ではアナログ回路へ回り込んでくる電源ラインノイズをプロテクトすることが目的であったが、反対にノイズを発生しやすいデジタル回路の電源ノイズが流出しないような目的にも本発明は有効である。
【0020】
図6は本発明の第3例の回路図で、デジタルノイズの例としてI/Oセルの出力ドライバーを掲げている。半導体集積装置チップの周辺部には通常入出力セル専用領域(I/Oセル領域)がリング状に配置されており、内部領域用の電源と分けるのが理想である。ところがピン数の制限などで内部用電源とI/Oセル用電源を共通のVDDパッド605及びVSSパッド606から分岐して使用しなければならない場合がある。そこでパッドからみて分岐後はI/Oセル用VDD600とI/Oセル用VSS601の電源ライン系と、内部用VDD602と内部用VSS603の電源ライン系を共通インピーダンスを持たせないように配置するのが通例である。
【0021】
図6ではチップの右上コーナー部の電源ラインを示している。バイパスコンデンサ608、613は先のI/Oセル用VDD600とI/Oセル用VSS601の間に接続されている。静電気保護素子607は同じくI/Oセル用VDD、VSSの間に接続されかつバイパスコンデンサ608の近傍に配置されている。またもう1つの静電気保護素子609も同様にI/Oセル用VDD、VSSの間に接続されかつバイパスコンデサ613の近傍に配置されている。静電気保護素子及びバイパスコンデンサはリング状電源にいくつあっても良い。出力ドライバーセル610も同じくI/Oセル電源ラインに接続されており、内部からの出力信号611を受けてスイッチングし、出力パッド612から最終出力信号がでる。このときI/O用VDD600及びVSS601にスイッチングノイズがのるが、出力ドライバー610の近くに配置されたバイパスコンデンサ613によって電源ノイズは緩和され、さらにバイパスコンデンサ608によってさらに緩和されていく。よって内部用VDD602、内部用VSS603には出力ドライバー610から発生する電源ノイズのまわりこみを緩和することができるのである。
【0022】
ここでは静電気保護素子としてPGCDの例をのせているが、もちろんNGCDでもかまわないし、PGCDとNGCDを並列に使用しても良い。バイパスコンデンサもPMOSでもNMOSでもまた並列に使用しても、その目的はなんら変わることはない。また静電気保護素子としてのGCDとバイパスコンデンサの組み合わせは、ゲートアレイ等のようにI/O領域には出力ドライバーを形成するためのもしくは入出力ピンの静電気保護のためにトランジスタがあらかじめ用意されている場合が多く未使用のパッドセル等で余っているトランジスタを静電気保護素子として有効利用できるという利点もある。さらにこれらの静電気保護素子は電源間に接続されているので該電源パッド間にかかる静電気に対しても内部トランジスタの破壊を防ぐ効果がある。
【0023】
次に静電気保護素子としてバイポーラトランジスタを使用した例を説明する。
【0024】
図7はNPNバイポーラトランジスタ 静電気保護素子とPMOSゲート膜バイパスコンデンサの組み合わせによる本発明の第4例回路図である。バイパスコンデンサ703はアナログ回路の電源安定化のため、静電気保護素子704はバイパスコンデンサ703の静電気保護のために存在する。バイパスコンデンサ703はゲートをVSSに、ソース、ドレイン、サブストレートをVDDに接続されたPMOSトランジスタのゲート膜で構成される。静電気保護素子704はエミッタをVDDに、コレクタ及びベースをVSSに接続したNPN型バイポーラトランジスタである。一般的にバイポーラトランジスタのブレークダウン電圧はGCDトランジスタのそれより幾分低くなるので、バイパスコンデンサの保護の目的としてGCDより良好であるという効果がある。よってバイポーラトランジスタの静電気保護素子とゲート膜によるバイパスコンデンサの組み合わせは、半導体集積装置がディープサブミクロンのデザインルールへシフトして、ゲート膜が薄くなっても適応できるという格段の効果がある。また薄いゲート膜を使えることでより大容量のバイパスコンデンサを得ることができ、ノイズ除去の効果が向上する。もちろんバイポーラトランジスタとしてはPNP型でも良い。ただしPNP型の場合ベースをVDD側へ接続して使用する。またPNP型とNPN型を並列に使用しても良い。さらに言うまでもないがバイパスコンデンサとしてはNMOSトランジスタのゲート膜でも良い。
【0025】
図8はPNダイオード静電気保護素子とNMOSゲート膜バイパスコンデンサの組み合わせによる本発明の第5例回路図である。バイパスコンデンサ803はアナログ回路の電源安定化のため、静電気保護素子804はバイパスコンデンサ803の静電気保護のために存在する。バイパスコンデンサ803はゲートをVDDに、ソース、ドレイン、サブストレートをVSSに接続されたNMOSトランジスタのゲート膜で構成される。静電気保護素子804は高濃度P+拡散(以下P+ストッパー)と高濃度N+拡散(以下N+ストッパー)をつきあわせて形成され、P+ストッパー側をVSSへ、N+ストッパー側をVDDへ接続されており、さらに前記NMOSトランジスタの周囲を囲んでいる。
【0026】
図9はこの図8のPNダイオードのレイアウト平断面図である。
【0027】
ドレイン・ソースとなるN+拡散910と911と多結晶シリコンゲート904はNMOSトランジスタでありゲート膜によりバイパスコンデンサを形成している。P+ストッパー912,913がトランジスタの周囲を取り囲み、P−WELL917の電位をVSSにしている。またP−WELLの周囲はN−WELL916,918であり、N+ストッパー915,914によりVDD電位を与えられている。このときP−WELLとN−WELLの境界にはPNダイオード902,903が形成される。
【0028】
このようなPNダイオード静電気保護素子とゲート膜バイパスコンデンサの組み合わせはトランジスタの周囲を完全にダイオードで包囲できるので、ゲート膜の保護がよりいっそう強力になるという独特の効果をもたらす。さらにこの様なリング状のP+/N+ストッパーはP−WELL及びN−WELLの電位を強力にし、トランジスタの高速動作を一層安定させるという格別の効果をもたらす。この例ではバイパスコンデンサとしてNMOSを説明したが、PMOSトランジスタのゲート膜でもバイパスコンデンサとしての効果は何らかわるものではない。
【0029】
これまでバイパスコンデンサとしてトランジスタのゲート膜を使う例を説明してきたが、異なる配線層による層間膜容量でも形成することができる。
【0030】
図10は一般的な配線層間膜により容量を形成した場合の断面図である。
【0031】
第1配線層1003と第2配線層1002が交差している部分の面積に比例してコンデンサ1004の値が決まる。第1配線層1003にはVSSライン1001によりVSS電位が与えられ、第2配線層1002にはVDDライン1000によりVDD電位が与えられる。もちろん第1配線層にVDD電位をそして第2配線層にVSSを与えても容量値は同じである。
【0032】
第1配線層と第2配線層の材質の組み合わせとしては各々(下の層から)金属配線1層目と金属配線2層目、金属配線2層目と金属配線3層目、金属配線3層目と金属配線4層目、金属配線1層目と金属配線3層目、金属配線2層目と金属配線4層目、金属配線1層目と金属配線4層目等、あるいは、多結晶シリコン1層目と多結晶シリコン2層目、多結晶シリコン2層目と多結晶シリコン3層目、多結晶シリコン1層目と多結晶シリコン3層目等、さらには多結晶シリコン1層目と金属配線1層目、多結晶シリコン2層目と金属配線1層目、多結晶シリコン1層目と金属配線2層目等の多結晶シリコンと金属配線の組み合わせ、さらには、拡散層と金属配線層の組み合わせ等も可能である。
【0033】
次にこの配線層によるバイパスコンデンサを応用した例について説明してゆく。
【0034】
図11は本発明の配線層によるバイパスコンデンサとGCDによる静電気保護素子を組み合わせた第6例回路図である。細部の部品は省略しているが図6の例と同様I/Oセル領域がチップの周辺にリング状に配置されてる半導体集積装置の上辺を取り出したものである。I/O用電源ラインと内部用電源ラインは共通のVDDパッド1100とVSSパッド1101から分岐している。I/O用電源ラインは2層目金属配線層を使いやはりリング状に配置され、最外周がI/O用VDD1105、内側がI/O用VSS1107に割り当てられている。(図11では太い実線で2層目配線層を表している)また前記I/O用VDD1105の領域と重なる様に3層目金属配線層を使いI/O用VSS1104が配置され、この2つの層のクロスする領域でバイパスコンデンサ1を形成している。(図11では鎖線で3層目金属配線を表している)また同様に前記I/O用VSS1107の領域と重なる様に3層目金属配線層を使いI/O用VDD1106が配置され、この2つの層のクロスする領域でバイパスコンデンサ2を形成している。この2つのバイパスコンデンサ1,2はどちらもVDD−VSS間に接続さていることになり、I/Oセルで発生したスイッチングノイズの緩和に効果がる。そしてPGCDによる静電気保護素子1108がやはりI/O用VDD1105とI/O用VSS1107の間に挿入され前記バイパスコンデンサ1,2の静電気破壊を保護している。この静電気保護素子と配線層によるバイパスコンデンサの組み合わせはI/O電源を2重に使用するため電源インピーダンスをさげ高周波特性を向上させるという特別の効果も有する。さらにI/Oリング領域はチップの外周に沿って広く存在するため面積を広くとれ、大きなバイパスコンデンサの容量値を得られやすいという利点も有する。またここでは静電気保護素子としてPGCDをあげたが、これまで説明してきたNGCDやNPNバイポーラトランジスタ、PNPバイポーラトランジスタ、PNダイオード等でも同様の効果が得られる。
【0035】
このように1組の電源パッドしか持たない半導体チップにおいても、I/O用電源と内部用電源を用意して、分岐後のラインにそれぞれバイパスコンデンサと静電気保護素子をもうけることにより、I/O領域と内部領域のノイズ分離が可能である。これによりアナログ回路へ他のデジタル回路やI/Oセルのスイッチングノイズが混入するのを防ぐことができる。
【0036】
また電源パッドからみてI/O用電源ラインと内部用電源ラインが分岐する前に静電気保護素子を設けることにより、内部領域用とI/O領域用に個別に静電気保護素子を設けなくてもバイパスコンデンサの保護が可能であるので、内部領域の面積を増やさずに済む。
【0037】
また本発明のバイパスコンデンサと静電気保護素子の組み合わせはノイズ除去という本来の主旨の他、半導体集積装置の静電気耐量をあげるという効果もある。
【0038】
図12は本発明の静電気保護素子とバイパスコンデンサを組み合わせた半導体集積装置に外部から静電気エネルギーがかかった時の静電気モデル図である。静電気エネルギーのモデルにはEIAJやMILL等いくつかあるが、ここでは静電気電圧1200(V=400v)が静電気容量1201(C0=200pf)に蓄積された後、半導体チップ1204に印可された場合を示している。回路ブロックとは別にノイズ除去用に設けられた内蔵バイパスコンデンサ1202をC1=200pfとする。おおもとの静電気エネルギーはQ=C0*Vであるが、半導体チップに印可される時にはC1とC0の容量比に分割されるので、実質回路ブロック1203にかかる静電気エネルギーはV*(C0/(C1+C0))=V*(1/2)となり内蔵バイパスコンデンサ1202が無い場合と比べて1/2になる。一方内蔵バイパスコンデンサ1202にかかる静電気エネルギーはV*1/2であるが、静電気保護素子1208よって放電されるので破壊はおこらない。よって半導体チップ全体の静電気耐量はほぼ2倍にあがることになる。
【0039】
そして追加するバイパスコンデンサの容量値を大きくするほど静電気耐量の向上が望める。
【0040】
【発明の効果】
以上説明したように本発明の半導体集積装置はチップ内部で発生するデジタル回路やI/Oセルの電源ノイズが他の回路ブロックへ回り込むのを緩和することができ、また電源ノイズに敏感なアナログ回路等にたいして電源から回り込んでくるノイズを緩和することができるので、アナログ回路の特性向上及び高周波動作特性の安定化が得られ、電源ノイズに強い半導体集積装置を提供できる。
【0041】
また本発明の半導体集積装置は個々の回路ブロック毎の電源ラインにバイパスコンデンサを配置できるので、チップ外部にバイパスコンデンサを付けるよりも低インピーダンスで回路ブロックとバイパスコンデンサを接続することができるので、高周波動作領域でもノイズ除去の効果が高い。
【0042】
また静電気保護素子としてGCDを使う組み合わせでは、I/Oセル等で未使用のトランジスタを使うことができるので、搭載ゲートを有効に活用できる。
【0043】
また静電気保護素子としてバイポーラトランジスタを内蔵バイパスコンデンサとしてトランジスタゲート膜を使う組み合わせでは、GCDやPNダイオードに比べてブレークダウン電圧を低くすることが可能で、ディープサブミクロンでの薄いゲート膜トランジスタに対応でき、薄いゲート膜を使うことにより大きな容量値を得ることができるという特別な効果も得られる。
【0044】
さらに静電気保護素子としてPNダイオードを、内蔵バイパスコンデンサとしてトランジスタゲート膜を使う組み合わせでは、トランジスタの周位をストッパーで囲むのでゲート膜の静電気保護がより強力になると共に、ウェルの電位をより安定化させることができるので、トランジスタ特性を安定化することができる。
【0045】
さらに内蔵バイパスコンデンサに配線間容量を使う場合には、静電気保護素子の構造がGCDでもバイポーラトランジスタでもPNダイオードでも、I/Oセルのリング電源用配線層間により容量を構成できるので、電源ラインのいっそうの強化という格別な効果も得られる。
【0046】
そして、内蔵バイパスコンデンサを付加することにより、元々の半導体集積装置の静電気耐量を向上させることができるという効果も得られる。
【図面の簡単な説明】
【図1】本発明の半導体集積装置の概念図。
【図2】従来の方法による外部バイパスコンデンサを使う回路図。
【図3】従来の電源ノイズ除去用チップ内蔵バイパスコンデンサの挿入位置を示す回路図。
【図4】本発明によるPMOSゲートコントロールドダイオード(PGCD)静電気保護素子とPMOSゲート膜バイパスコンデンサの組み合わせによる第1例回路図。
【図5】本発明によるNMOSゲートコントロールドダイオード(NGCD)静電気保護素子とNMOSゲート膜バイパスコンデンサの組み合わせによる第2例回路図。
【図6】本発明の第3例の回路図。
【図7】本発明によるNPNバイポーラトランジスタ 静電気保護素子とPMOSゲート膜バイパスコンデンサの組み合わせによる第4例回路図。
【図8】本発明によるPNダイオード静電気保護素子とNMOSゲート膜バイパスコンデンサの組み合わせによる第5例回路図。
【図9】本発明による図8のPNダイオードのレイアウト平断面図。
【図10】一般的な配線層間膜により容量を形成した場合の断面図。
【図11】本発明の配線層によるバイパスコンデンサとGCDによる静電気保護素子を組み合わせた第6例回路図。
【図12】本発明の静電気保護素子とバイパスコンデンサを組み合わせた半導体集積装置に外部から静電気エネルギーがかかった時の静電気モデル図。
【符号の説明】
100...半導体チップ
101...デジタル回路ブロック用バイパスコンデンサ
102...アナログ回路ブロック用バイパスコンデンサ
103...デジタル回路ブロック用
104...アナログ回路ブロック用
105...デジタル回路ブロック用静電気保護素子
106...アナログ回路ブロック用静電気保護素子
205...電源ノイズ
310...静電気エネルギー
Claims (8)
- 第1の電源と前記第1の電源より電位の低い第2の電源の間に接続された容量と、前記第1と第2の電源に接続された静電気保護素子を有する半導体集積装置において、
前記容量は
ゲートを前記第1の電源に接続され、ドレインとソースを前記第2の電源に接続された第1のNチャンネルMOSトランジスタのゲート絶縁膜もしくは、ゲートを前記第2の電源に接続され、ドレインとソースを前記第1の電源に接続された第2のPチャンネルMOSトランジスタのゲート絶縁膜を含み、
前記静電気保護素子は
ゲート及びソースを前記第1の電源に接続され、ドレインを前記第2の電源に接続された第3のPチャンネルMOSトランジスタ,またはゲート及びソースを前記第2の電源に接続され、ドレインを前記第1の電源に接続された第4のNチャンネルMOSトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする半導体集積装置。 - 第1の電源と前記第1の電源より電位の低い第2の電源の間に接続された容量と、前記第1と第2の電源に接続された静電気保護素子を有する半導体集積装置において、
前記容量は
ゲートを前記第1の電源に接続され、ドレインとソースを前記第2の電源に接続された第1のNチャンネルMOSトランジスタのゲート絶縁膜もしくは、
ゲートを前記第2の電源に接続され、ドレインとソースを前記第1の電源に接続された第2のPチャンネルMOSトランジスタのゲート絶縁膜を含み、
前記静電気保護素子は
ベース及びエミッタを前記第1の電源に接続され、コレクタを前記第2の電源に接続されたPNPバイポーラトランジスタ,またはベース及びエミッタを前記第2の電源に接続され、コレクタを前記第1の電源に接続されたNPNバイポーラトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする半導体集積装置。 - 第1の電源と前記第1の電源より電位の低い第2の電源の間に接続された容量と、前記第1と第2の電源に接続された静電気保護素子を有する半導体において、
前記容量は
ゲートを前記第1の電源に接続され、ドレインとソースを前記第2の電源に接続された第1のNチャンネルMOSトランジスタのゲート絶縁膜もしくは、
ゲートを前記第2の電源に接続され、ドレインとソースを前記第1の電源に接続された第2のPチャンネルMOSトランジスタのゲート絶縁膜を含み、
前記静電気保護素子は
Pウェル内に形成され前記第2の電源に接続される高濃度P型拡散とNウェル内に形成され前記第1の電源に接続される高濃度N型拡散とが対向する部分で形成されるPNダイオードを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする半導体集積装置。 - 第1の電源と前記第1の電源より電位の低い第2の電源の間に接続された容量と、前記第1と第2の電源に接続された静電気保護素子を有する半導体集積装置において、
前記容量は
第一の金属配線層と第2の金属配線層との層間膜または第1の多結晶シリコンと第2の多結晶シリコンとの層間膜または前記第1と第2の多結晶シリコンの一方と前記第1と第2の金属配線層の一方との層間膜を含み、
前記静電気保護素子は
ゲート及びソースを前記第1の電源に接続され、ドレインを前記第2の電源に接続された第1のPチャンネルMOSトランジスタ,またはゲート及びソースを前記第2の電源に接続され、ドレインを前記第1の電源に接続された第2のNチャンネルMOSトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする半導体集積装置。 - 第1の電源と前記第1の電源より電位の低い第2の電源の間に接続された容量と、前記第1と第2の電源に接続された静電気保護素子を有する半導体において、
前記容量は
第一の金属配線層と第2の金属配線層との層間膜または第1の多結晶シリコンと第2の多結晶シリコンとの層間膜または前記第1と第2の多結晶シリコンの一方と前記第1と第2の金属配線層の一方との層間膜を含み、
前記静電気保護素子は
ベース及びエミッタを前記第1の電源に接続され、コレクタを前記第2の電源に接続されたPNPバイポーラトランジスタ,またはベース及びエミッタを前記第2の電源に接続され、コレクタを前記第1の電源接続されたNPNバイポーラトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする半導体集積装置。 - 第1の電源と前記第1の電源より電位の低い第2の電源の間に接続された容量と、前記第1と第2の電源に接続された静電気保護素子を有する半導体において、
前記容量は
第一の金属配線層と第2の金属配線層との層間膜または第1の多結晶シリコンと第2の多結晶シリコンとの層間膜または前記第1と第2の多結晶シリコンの一方と前記第1と第2の金属配線層の一方との層間膜を含み、
前記静電気保護素子は
Pウェル内に形成され前記第2の電源に接続される高濃度P型拡散とNウェル内に形成され前記第1の電源に接続される高濃度N型拡散とが対向する部分で形成されるPNダイオードを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする半導体集積装置。 - 請求項1乃至請求項6のいずれかに記載の半導体集積装置において、前記容量及び前記静電気保護素子は前記半導体集積装置のI/Oセル用電源ラインに接続され、かつI/Oセル領域に配置されたことを特徴とする半導体集積装置。
- 請求項1乃至請求項6のいずれかに記載の半導体集積装置において、前記容量及び前記静電気保護素子は前記半導体集積装置のI/Oセル領域で囲まれた内側にある内部用電源ラインに接続されかつ内部領域に配置されたことを特徴とする半導体集積装置。
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