JP2001060663A - 半導体集積回路装置 - Google Patents
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Abstract
(57)【要約】
【課題】 内部回路の入力側に設けられたＭＯＳ容量を
被保護素子とし、デバイス帯電モデルによる静電放電時
における静電破壊耐圧の向上を図った半導体集積回路装
置を提供する。 【解決手段】 外部信号が入力される内部回路２０と、
一端が電源電圧を供給する電源配線１０に接続され、か
つ他端が、接地電位を供給する接地電位配線１２に接続
された、前記内部回路ＭＯＳ容量１６と、接地電位配線
の一端が接続された接地端子１４と、該接地端子とＭＯ
Ｓ容量との間に該ＭＯＳ容量に並列に接続された静電保
護素子１８とを有し、接地電位配線において前記接地端
子と前記静電保護素子の一端が接続された接続点との間
における前記接地電位配線の配線抵抗Ｒ１が、前記静電
保護素子の一端が接続された接続点と前記ＭＯＳ容量の
他端が接続された接続点との間における接地電位配線の
配線抵抗Ｒ２より大きくする。
被保護素子とし、デバイス帯電モデルによる静電放電時
における静電破壊耐圧の向上を図った半導体集積回路装
置を提供する。 【解決手段】 外部信号が入力される内部回路２０と、
一端が電源電圧を供給する電源配線１０に接続され、か
つ他端が、接地電位を供給する接地電位配線１２に接続
された、前記内部回路ＭＯＳ容量１６と、接地電位配線
の一端が接続された接地端子１４と、該接地端子とＭＯ
Ｓ容量との間に該ＭＯＳ容量に並列に接続された静電保
護素子１８とを有し、接地電位配線において前記接地端
子と前記静電保護素子の一端が接続された接続点との間
における前記接地電位配線の配線抵抗Ｒ１が、前記静電
保護素子の一端が接続された接続点と前記ＭＯＳ容量の
他端が接続された接続点との間における接地電位配線の
配線抵抗Ｒ２より大きくする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に係り、特にデバイス帯電モデルによる静電気放電に起
因する静電破壊の防止を図った半導体集積回路装置に関
する。
に係り、特にデバイス帯電モデルによる静電気放電に起
因する静電破壊の防止を図った半導体集積回路装置に関
する。
【０００２】
【従来の技術】半導体デバイスの微細化、高集積化に伴
ない、半導体デバイスを取り扱う場合に生じる静電気放
電（ＥＳＤ：Electro‐Static Discharge）現象が重要
な問題となっている。すなわち、半導体デバイスの静電
破壊は、この静電気放電現象により起こるからである。
静電気放電現象は周知のように、人体モデル（Human Bo
dy Model ； ＨＢＭ），マシンモデル（Machine Model
； ＭＭ）及びデバイス帯電モデル（Charged Device M
odel ； ＣＤＭ ）の３つのモデルが主に提唱されてい
る。
ない、半導体デバイスを取り扱う場合に生じる静電気放
電（ＥＳＤ：Electro‐Static Discharge）現象が重要
な問題となっている。すなわち、半導体デバイスの静電
破壊は、この静電気放電現象により起こるからである。
静電気放電現象は周知のように、人体モデル（Human Bo
dy Model ； ＨＢＭ），マシンモデル（Machine Model
； ＭＭ）及びデバイス帯電モデル（Charged Device M
odel ； ＣＤＭ ）の３つのモデルが主に提唱されてい
る。
【０００３】ここで人体モデルは、デバイスを扱う人体
に帯電した電荷が、人体がデバイスに触れたときにデバ
イスに放電することにより発生する破壊モデルであり、
マシンモデルは、人体より大容量を有し、放電抵抗が小
さい金属製機器とデバイスが接触したときに発生する破
壊モデルである。人体モデル及びマシンモデルの評価は
一般に、デバイスにおける着目した２端子間に静電気を
印加し、放電させるものある。またデバイス帯電モデル
は、デバイスのパッケージまたはリードフレームが摩擦
などにより帯電し、この電荷がデバイスの端子を通して
放電されたときに発生する破壊モデルである。
に帯電した電荷が、人体がデバイスに触れたときにデバ
イスに放電することにより発生する破壊モデルであり、
マシンモデルは、人体より大容量を有し、放電抵抗が小
さい金属製機器とデバイスが接触したときに発生する破
壊モデルである。人体モデル及びマシンモデルの評価は
一般に、デバイスにおける着目した２端子間に静電気を
印加し、放電させるものある。またデバイス帯電モデル
は、デバイスのパッケージまたはリードフレームが摩擦
などにより帯電し、この電荷がデバイスの端子を通して
放電されたときに発生する破壊モデルである。
【０００４】
【発明が解決しようとする課題】最近になって自動化技
術が発達したために、ＩＣ試験工程の自動化や機器組み
立て工程の自動化によって、デバイスの搬送時における
パッケージの摩擦や帯電した製造装置等への接触によっ
てデバイス自体が帯電するという、デバイス帯電モデル
による不良が多発する傾向にある。従来の半導体集積回
路装置におけるデバイス帯電モデル（ＣＤＭ）による静
電破壊メカニズムと一般的対策について説明する。図１
７において、半導体集積回路装置３００の入出力端子３
０２は内部回路を構成するＭＯＳトランジスタ３０４の
ゲートに接続されている。またＭＯＳトランジスタ３０
４のソースは接地配線３０６を介して接地端子３０８に
接続されている。
術が発達したために、ＩＣ試験工程の自動化や機器組み
立て工程の自動化によって、デバイスの搬送時における
パッケージの摩擦や帯電した製造装置等への接触によっ
てデバイス自体が帯電するという、デバイス帯電モデル
による不良が多発する傾向にある。従来の半導体集積回
路装置におけるデバイス帯電モデル（ＣＤＭ）による静
電破壊メカニズムと一般的対策について説明する。図１
７において、半導体集積回路装置３００の入出力端子３
０２は内部回路を構成するＭＯＳトランジスタ３０４の
ゲートに接続されている。またＭＯＳトランジスタ３０
４のソースは接地配線３０６を介して接地端子３０８に
接続されている。
【０００５】また入出力端子３０２と接地端子３０８と
の間には静電保護素子３１０が接続され、デバイス帯電
モデルによる静電破壊メカニズムを説明するため入出力
端子３０２はスイッチ３１２を介して接地されるように
なっている。ここで静電保護素子３１０は入出力端子３
０２に外部から静電気が印加された時に、内部回路を構
成するＭＯＳトランジスタ３０４が破壊されるのを防ぐ
ために設けられている。これは一般に人体モデルやマシ
ンモデルの破壊に対する保護を目的に設けられている。
の間には静電保護素子３１０が接続され、デバイス帯電
モデルによる静電破壊メカニズムを説明するため入出力
端子３０２はスイッチ３１２を介して接地されるように
なっている。ここで静電保護素子３１０は入出力端子３
０２に外部から静電気が印加された時に、内部回路を構
成するＭＯＳトランジスタ３０４が破壊されるのを防ぐ
ために設けられている。これは一般に人体モデルやマシ
ンモデルの破壊に対する保護を目的に設けられている。
【０００６】一方、デバイス帯電モデルでの破壊メカニ
ズムは、デバイス全体が何らかの要因で帯電している状
態下で、ある入出力端子の電位が大地電位に落ちると
き、デバイスに帯電した電荷は、静電保護素子３１０を
介して大地に放電される。この時、図１７に示すように
入出力端子３０２に接続されているＭＯＳトランジスタ
３０４のゲートに蓄積された電荷も入出力端子３０２か
ら大地に放電される。この内部回路を構成するＭＯＳト
ランジスタ３０４のゲートに蓄積された電荷は、接地電
位配線３０６に充電された電荷に比べ、極端に少なく、
極めて短時間で放電され、大地電位となる。この結果、
内部回路のＭＯＳトランジスタ３０４のゲートとソース
との間に大きな電位差が生じてゲートの絶縁破壊が起こ
る。この時、接地電位配線３０６の配線抵抗Ｒが大きい
程、ＭＯＳトランジスタ３０４のゲートの絶縁破壊が起
こりやすくなる。
ズムは、デバイス全体が何らかの要因で帯電している状
態下で、ある入出力端子の電位が大地電位に落ちると
き、デバイスに帯電した電荷は、静電保護素子３１０を
介して大地に放電される。この時、図１７に示すように
入出力端子３０２に接続されているＭＯＳトランジスタ
３０４のゲートに蓄積された電荷も入出力端子３０２か
ら大地に放電される。この内部回路を構成するＭＯＳト
ランジスタ３０４のゲートに蓄積された電荷は、接地電
位配線３０６に充電された電荷に比べ、極端に少なく、
極めて短時間で放電され、大地電位となる。この結果、
内部回路のＭＯＳトランジスタ３０４のゲートとソース
との間に大きな電位差が生じてゲートの絶縁破壊が起こ
る。この時、接地電位配線３０６の配線抵抗Ｒが大きい
程、ＭＯＳトランジスタ３０４のゲートの絶縁破壊が起
こりやすくなる。
【０００７】ＭＯＳトランジスタ３０４のゲートの絶縁
破壊を防止する対策としては、図１８に示すようにＭＯ
Ｓトランジスタ３０４のゲート−ソース間に近接して静
電保護素子（ＣＤＭ保護素子）３１４を設け、ゲート−
ソース間の電位差が静電保護素子３１４のクランプ電圧
を越えないようにしている。このように、デバイス帯電
モデルによる静電破壊の防止対策として、入出力端子に
接続された内部回路トランジスタに対し、新たに静電保
護素子（ＣＤＭ保護素子）を設けることが一般的であっ
た。このような公知技術としては例えば、Electrical O
verstress ／ectrostatic Discharge Symposium Procee
dings，September27‐29，１９８８PP．220−227に記載
されている。
破壊を防止する対策としては、図１８に示すようにＭＯ
Ｓトランジスタ３０４のゲート−ソース間に近接して静
電保護素子（ＣＤＭ保護素子）３１４を設け、ゲート−
ソース間の電位差が静電保護素子３１４のクランプ電圧
を越えないようにしている。このように、デバイス帯電
モデルによる静電破壊の防止対策として、入出力端子に
接続された内部回路トランジスタに対し、新たに静電保
護素子（ＣＤＭ保護素子）を設けることが一般的であっ
た。このような公知技術としては例えば、Electrical O
verstress ／ectrostatic Discharge Symposium Procee
dings，September27‐29，１９８８PP．220−227に記載
されている。
【０００８】これに対し、電源配線と接地電位配線との
間に設けたＭＯＳ容量が絶縁破壊するという現象も起こ
っている。この現象について図１５及び図１６を参照し
て説明する。図１５において半導体集積回路装置２０１
は、内部回路２０８を有しており、電源電圧を供給する
電源配線２００の一端と、接地電位が供給される接地電
位配線２０２の一端とが接続されている。電源配線２０
０と接地電位配線２０２との間には内部回路２０８に供
給する電源電圧の変動を抑制する機能を有するＭＯＳ容
量２０６が設けられており、接地電位配線２０２の他端
は接地端子２０４に接続されている。なお、図１５では
本現象を説明するために接地端子２０４は放電試験用ス
イッチ２１０を介して接地されるようになっている。
間に設けたＭＯＳ容量が絶縁破壊するという現象も起こ
っている。この現象について図１５及び図１６を参照し
て説明する。図１５において半導体集積回路装置２０１
は、内部回路２０８を有しており、電源電圧を供給する
電源配線２００の一端と、接地電位が供給される接地電
位配線２０２の一端とが接続されている。電源配線２０
０と接地電位配線２０２との間には内部回路２０８に供
給する電源電圧の変動を抑制する機能を有するＭＯＳ容
量２０６が設けられており、接地電位配線２０２の他端
は接地端子２０４に接続されている。なお、図１５では
本現象を説明するために接地端子２０４は放電試験用ス
イッチ２１０を介して接地されるようになっている。
【０００９】また図１６に示す半導体集積回路装置２０
１'は、内部回路２０８に電源配線２００及び接地電位
配線２０２が接続され、かつ電源配線２００と接地電位
配線２０２との間に接続されたＭＯＳ容量を有し、接地
電位配線２０２の他端は接地端子２０４に接続されてい
る。更に、半導体集積回路装置２０１'は、入出力端子
２１２を有し、入出力端子２１２は静電保護素子２１４
を介して接地電位配線２０２に接続されている。図１５
と同様に本現象を説明するために入出力端子２１２は放
電試験用スイッチ２１１を介して接地されるようになっ
ている。なお、ＭＯＳ容量２０６は多くの場合、内部回
路２０８に印加する電源電圧の変動を抑制することを目
的に設けられている。
１'は、内部回路２０８に電源配線２００及び接地電位
配線２０２が接続され、かつ電源配線２００と接地電位
配線２０２との間に接続されたＭＯＳ容量を有し、接地
電位配線２０２の他端は接地端子２０４に接続されてい
る。更に、半導体集積回路装置２０１'は、入出力端子
２１２を有し、入出力端子２１２は静電保護素子２１４
を介して接地電位配線２０２に接続されている。図１５
と同様に本現象を説明するために入出力端子２１２は放
電試験用スイッチ２１１を介して接地されるようになっ
ている。なお、ＭＯＳ容量２０６は多くの場合、内部回
路２０８に印加する電源電圧の変動を抑制することを目
的に設けられている。
【００１０】上記構成からなる半導体デバイスとしての
半導体集積回路装置２０１、２０１'に対してデバイス
全体を帯電させた後、図１５に示す半導体集積回路装置
２０１では、接地端子２０４より放電試験用スイッチ２
１０をオン状態にすることによりスイッチ２１０を介し
て大地に放電させ、また図１６に示す半導体集積回路装
置２０１'では、入出力端子２１２より放電試験用スイ
ッチ２１１をオン状態にすることによりスイッチ２１１
を介して大地に放電させる。このとき半導体集積回路装
置２０１では、接地電位配線２０２の持つ容量に充電さ
れた電荷が接地端子２０４よりスイッチ２１０を介して
放電され、また電源配線２００の持つ容量に充電された
電荷も電源配線２００に接続された回路要素を介して放
電される。
半導体集積回路装置２０１、２０１'に対してデバイス
全体を帯電させた後、図１５に示す半導体集積回路装置
２０１では、接地端子２０４より放電試験用スイッチ２
１０をオン状態にすることによりスイッチ２１０を介し
て大地に放電させ、また図１６に示す半導体集積回路装
置２０１'では、入出力端子２１２より放電試験用スイ
ッチ２１１をオン状態にすることによりスイッチ２１１
を介して大地に放電させる。このとき半導体集積回路装
置２０１では、接地電位配線２０２の持つ容量に充電さ
れた電荷が接地端子２０４よりスイッチ２１０を介して
放電され、また電源配線２００の持つ容量に充電された
電荷も電源配線２００に接続された回路要素を介して放
電される。
【００１１】この場合に接地電位配線２０２の持つ容量
に充電された電荷が接地端子２０４から放電される速度
に比べ、電源配線２００の持つ容量に充電された電荷が
回路要素を介して接地端子２０４から放電される速度が
遅いため、ＭＯＳ容量２０６の端子間に電位差ΔＶが発
生し、この電位差ΔＶがＭＯＳ容量の静電破壊耐圧ＶＳ
を超えると、ＭＯＳ容量２０６が静電破壊されることに
なる。
に充電された電荷が接地端子２０４から放電される速度
に比べ、電源配線２００の持つ容量に充電された電荷が
回路要素を介して接地端子２０４から放電される速度が
遅いため、ＭＯＳ容量２０６の端子間に電位差ΔＶが発
生し、この電位差ΔＶがＭＯＳ容量の静電破壊耐圧ＶＳ
を超えると、ＭＯＳ容量２０６が静電破壊されることに
なる。
【００１２】同様に半導体集積回路装置２０１'におい
ても、接地電位配線２０２の持つ容量に充電された電荷
が静電保護素子２１４を介して、入出力端子２１２から
放電される速度に比べ、電源配線２００にの持つ容量に
充電された電荷が回路要素を介して入出力端子２１２か
ら放電される速度が遅いため、ＭＯＳ容量２０６の端子
間に電位差ΔＶが発生し、この電位差ΔＶがＭＯＳ容量
２０６の静電破壊耐圧ＶＳを超えると、ＭＯＳ容量２０
６が静電破壊されることとなる。なお、この場合には、
先の半導体集積回路装置２０１における放電に比べて静
電保護素子２１４のクランプ電圧分だけＭＯＳ容量端子
間の電位差は緩和される。
ても、接地電位配線２０２の持つ容量に充電された電荷
が静電保護素子２１４を介して、入出力端子２１２から
放電される速度に比べ、電源配線２００にの持つ容量に
充電された電荷が回路要素を介して入出力端子２１２か
ら放電される速度が遅いため、ＭＯＳ容量２０６の端子
間に電位差ΔＶが発生し、この電位差ΔＶがＭＯＳ容量
２０６の静電破壊耐圧ＶＳを超えると、ＭＯＳ容量２０
６が静電破壊されることとなる。なお、この場合には、
先の半導体集積回路装置２０１における放電に比べて静
電保護素子２１４のクランプ電圧分だけＭＯＳ容量端子
間の電位差は緩和される。
【００１３】入出力端子と接地電位配線間に設けられ
た、既述したＨＢＭ、ＭＭ対応の静電保護素子と内部回
路素子間の接地電位配線の配線抵抗が、ＨＢＭ及びＭＭ
試験の静電破壊（ＥＳＤ）耐量に及ぼす影響とその対策
について従来技術として特公平７−２４３１０号公報、
特許第２６５０２７６号公報、特開平７−１８３４５７
号公報に記載された半導体集積回路装置についての発明
がある。これらの発明は、本発明が対象としている、予
め帯電したデバイスについて試験端子から放電させるこ
とにより静電放電試験を行うデバイス帯電モデルによる
半導体集積回路装置の静電破壊とは異なるものである。
た、既述したＨＢＭ、ＭＭ対応の静電保護素子と内部回
路素子間の接地電位配線の配線抵抗が、ＨＢＭ及びＭＭ
試験の静電破壊（ＥＳＤ）耐量に及ぼす影響とその対策
について従来技術として特公平７−２４３１０号公報、
特許第２６５０２７６号公報、特開平７−１８３４５７
号公報に記載された半導体集積回路装置についての発明
がある。これらの発明は、本発明が対象としている、予
め帯電したデバイスについて試験端子から放電させるこ
とにより静電放電試験を行うデバイス帯電モデルによる
半導体集積回路装置の静電破壊とは異なるものである。
【００１４】なお、特開平７−１８３４５７号公報に
は、〔発明が解決しようとする課題〕に「ＣＤＭで与え
られるような早い立ち上がりの異常電圧が入力端子に加
えられた場合、…」と記載されているがその内容はＨＢ
ＭやＭＭの静電破壊についてであり、ＣＤＭの内容につ
いては記載されていない。
は、〔発明が解決しようとする課題〕に「ＣＤＭで与え
られるような早い立ち上がりの異常電圧が入力端子に加
えられた場合、…」と記載されているがその内容はＨＢ
ＭやＭＭの静電破壊についてであり、ＣＤＭの内容につ
いては記載されていない。
【００１５】したがって、対象とする破壊モデルが異な
ることから、上記従来技術（特公平７−２４３１０号公
報、特許第２６５０２７６号公報、特開平７−１８３４
５７号公報に記載された半導体集積回路装置についての
発明）の発明に係る半導体集積回路装置と後述する本発
明に係る半導体集積回路装置では静電放電時の放電経路
も異なる。また、後述する本発明では、静電破壊に対す
る被保護素子が、電源配線と接地電位配線との間に設け
られたＭＯＳ容量であるのに対し、上述した従来技術の
各発明で問題としているのは、入出力端子と接地電位配
線間に存在するＭＯＳトランジスタのゲートである。
ることから、上記従来技術（特公平７−２４３１０号公
報、特許第２６５０２７６号公報、特開平７−１８３４
５７号公報に記載された半導体集積回路装置についての
発明）の発明に係る半導体集積回路装置と後述する本発
明に係る半導体集積回路装置では静電放電時の放電経路
も異なる。また、後述する本発明では、静電破壊に対す
る被保護素子が、電源配線と接地電位配線との間に設け
られたＭＯＳ容量であるのに対し、上述した従来技術の
各発明で問題としているのは、入出力端子と接地電位配
線間に存在するＭＯＳトランジスタのゲートである。
【００１６】本発明はこのような事情に鑑みてなされた
ものであり、電源配線と接地電位配線との間に接続され
たＭＯＳ容量を被保護素子とし、デバイス帯電モデルに
よる静電気放電時における静電破壊耐圧の向上を図った
半導体集積回路装置を提供することを目的とする。
ものであり、電源配線と接地電位配線との間に接続され
たＭＯＳ容量を被保護素子とし、デバイス帯電モデルに
よる静電気放電時における静電破壊耐圧の向上を図った
半導体集積回路装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、一端が電源電圧を供給する
電源配線に接続され、かつ他端が、接地電位を供給する
接地電位配線に接続されたＭＯＳ容量と、前記接地電位
配線の一端が接続された接地端子と、該接地端子と前記
ＭＯＳ容量との間に該ＭＯＳ容量に並列に接続された静
電保護素子とを有する半導体集積回路装置であって、前
記静電保護素子の一端が接続された前記接地電位配線上
の接続点と前記接地端子との間における前記接地電位配
線の配線抵抗が、前記静電保護素子の一端が接続された
前記接地電位配線上の接続点と前記ＭＯＳ容量の他端が
接続された前記接地電位配線上の接続点との間における
前記接地電位配線の配線抵抗より大きいことを特徴とす
る。
に請求項１に記載の発明は、一端が電源電圧を供給する
電源配線に接続され、かつ他端が、接地電位を供給する
接地電位配線に接続されたＭＯＳ容量と、前記接地電位
配線の一端が接続された接地端子と、該接地端子と前記
ＭＯＳ容量との間に該ＭＯＳ容量に並列に接続された静
電保護素子とを有する半導体集積回路装置であって、前
記静電保護素子の一端が接続された前記接地電位配線上
の接続点と前記接地端子との間における前記接地電位配
線の配線抵抗が、前記静電保護素子の一端が接続された
前記接地電位配線上の接続点と前記ＭＯＳ容量の他端が
接続された前記接地電位配線上の接続点との間における
前記接地電位配線の配線抵抗より大きいことを特徴とす
る。
【００１８】また請求項２に記載の発明は、一端が電源
電圧を供給する電源配線に接続され、かつ他端が、接地
電位を供給する接地電位配線に接続された静電保護素子
と、前記接地電位配線の一端が接続された接地端子と、
該接地端子と前記静電保護素子との間に該静電保護素子
に並列に接続されたＭＯＳ容量とを有する半導体集積回
路装置であって、前記ＭＯＳ容量の一端が接続された前
記接地電位配線上の接続点と前記接地端子との間におけ
る前記接地電位配線の配線抵抗が、前記ＭＯＳ容量の一
端が接続された前記接地電位配線上の接続点と前記静電
保護素子の他端が接続された前記接地電位配線上の接続
点との間における前記接地電位配線の配線抵抗より大き
いことを特徴とする。
電圧を供給する電源配線に接続され、かつ他端が、接地
電位を供給する接地電位配線に接続された静電保護素子
と、前記接地電位配線の一端が接続された接地端子と、
該接地端子と前記静電保護素子との間に該静電保護素子
に並列に接続されたＭＯＳ容量とを有する半導体集積回
路装置であって、前記ＭＯＳ容量の一端が接続された前
記接地電位配線上の接続点と前記接地端子との間におけ
る前記接地電位配線の配線抵抗が、前記ＭＯＳ容量の一
端が接続された前記接地電位配線上の接続点と前記静電
保護素子の他端が接続された前記接地電位配線上の接続
点との間における前記接地電位配線の配線抵抗より大き
いことを特徴とする。
【００１９】また請求項３に記載の発明は、請求項１ま
たは２のいずれかに記載の半導体集積回路装置におい
て、前記接地端子と前記ＭＯＳ容量の一端が接続された
前記接地電位配線上の接続点との間における前記接地電
位配線に、前記静電保護素子以外の拡散層が接続されて
いないことを特徴とする。
たは２のいずれかに記載の半導体集積回路装置におい
て、前記接地端子と前記ＭＯＳ容量の一端が接続された
前記接地電位配線上の接続点との間における前記接地電
位配線に、前記静電保護素子以外の拡散層が接続されて
いないことを特徴とする。
【００２０】また請求項４に記載の発明は、入出力端子
と、該入出力端子に一端が接続され、かつ他端が、接地
電位を供給する接地電位配線に接続された第１の静電保
護素子と、電源電圧を供給する電源配線に一端が接続さ
れ、他端が前記接地配線に接続されたＭＯＳ容量と、前
記第１の静電保護素子と前記ＭＯＳ容量との間に該ＭＯ
Ｓ容量に並列に接続された第２の静電保護素子とを有す
る半導体集積回路装置であって、前記第１の静電保護素
子の前記他端が接続された前記接地電位配線上の接続点
と前記第２の静電保護素子の一端が接続された前記接地
電位配線上の接続点との間における前記接地電位配線の
配線抵抗が、前記第２の静電保護素子の一端が接続され
た前記接地電位配線上の接続点と前記ＭＯＳ容量の前記
他端が接続された前記接地電位配線上の接続点との間に
おける前記接地電位配線の配線抵抗より大きいことを特
徴とする。
と、該入出力端子に一端が接続され、かつ他端が、接地
電位を供給する接地電位配線に接続された第１の静電保
護素子と、電源電圧を供給する電源配線に一端が接続さ
れ、他端が前記接地配線に接続されたＭＯＳ容量と、前
記第１の静電保護素子と前記ＭＯＳ容量との間に該ＭＯ
Ｓ容量に並列に接続された第２の静電保護素子とを有す
る半導体集積回路装置であって、前記第１の静電保護素
子の前記他端が接続された前記接地電位配線上の接続点
と前記第２の静電保護素子の一端が接続された前記接地
電位配線上の接続点との間における前記接地電位配線の
配線抵抗が、前記第２の静電保護素子の一端が接続され
た前記接地電位配線上の接続点と前記ＭＯＳ容量の前記
他端が接続された前記接地電位配線上の接続点との間に
おける前記接地電位配線の配線抵抗より大きいことを特
徴とする。
【００２１】また請求項５に記載の発明は、入出力端子
と、該入出力端子に一端が接続され、かつ他端が、接地
電位を供給する接地電位配線に接続された第１の静電保
護素子と、電源電圧を供給する電源配線に一端が接続さ
れ、他端が前記接地配線に接続された第２の静電保護素
子と、前記第１の静電保護素子と前記第２の静電保護素
子との間に該第２の静電保護素子に並列に接続されたＭ
ＯＳ容量とを有する半導体集積回路装置であって、前記
第１の静電保護素子の前記他端が接続された前記接地電
位配線上の接続点と前記ＭＯＳ容量の一端が接続された
前記接地電位配線上の接続点との間における前記接地電
位配線の配線抵抗が、前記ＭＯＳ容量の一端が接続され
た前記接地電位配線上の接続点と前記第２の静電保護素
子の前記他端が接続された前記接地電位配線上の接続点
との間における前記接地電位配線の配線抵抗より大きい
ことを特徴とする。
と、該入出力端子に一端が接続され、かつ他端が、接地
電位を供給する接地電位配線に接続された第１の静電保
護素子と、電源電圧を供給する電源配線に一端が接続さ
れ、他端が前記接地配線に接続された第２の静電保護素
子と、前記第１の静電保護素子と前記第２の静電保護素
子との間に該第２の静電保護素子に並列に接続されたＭ
ＯＳ容量とを有する半導体集積回路装置であって、前記
第１の静電保護素子の前記他端が接続された前記接地電
位配線上の接続点と前記ＭＯＳ容量の一端が接続された
前記接地電位配線上の接続点との間における前記接地電
位配線の配線抵抗が、前記ＭＯＳ容量の一端が接続され
た前記接地電位配線上の接続点と前記第２の静電保護素
子の前記他端が接続された前記接地電位配線上の接続点
との間における前記接地電位配線の配線抵抗より大きい
ことを特徴とする。
【００２２】また請求項６に記載の発明は、前記第１の
静電保護素子の他端が接続された前記接地電位配線上の
接続点と前記ＭＯＳ容量の一端が接続された前記接地電
位配線上の接続点との間における前記接地電位配線に、
前記第１の静電保護素子以外の拡散層が接続されていな
いことを特徴とする。
静電保護素子の他端が接続された前記接地電位配線上の
接続点と前記ＭＯＳ容量の一端が接続された前記接地電
位配線上の接続点との間における前記接地電位配線に、
前記第１の静電保護素子以外の拡散層が接続されていな
いことを特徴とする。
【００２３】また請求項７に記載の発明は、一つの接地
端子に共通接続され、接地電位を供給する第１、第２の
接地電位配線と入出力端子とを有し、前記入出力端子に
一端が接続され、他端が前記第１の接地電位配線に接続
された静電保護素子と、電源電圧を供給する電源配線に
一端が接続され、他端が前記第２の接地電位配線に接続
されたＭＯＳ容量とを有する半導体集積回路装置であっ
て、前記第２の接地電位配線には、静電保護素子を介し
て入出力端子が接続されておらず、かつ前記接地端子と
前記ＭＯＳ容量の他端が接続された前記第２の接地電位
配線の接続点との間には、拡散層が接続されていること
を特徴とする。
端子に共通接続され、接地電位を供給する第１、第２の
接地電位配線と入出力端子とを有し、前記入出力端子に
一端が接続され、他端が前記第１の接地電位配線に接続
された静電保護素子と、電源電圧を供給する電源配線に
一端が接続され、他端が前記第２の接地電位配線に接続
されたＭＯＳ容量とを有する半導体集積回路装置であっ
て、前記第２の接地電位配線には、静電保護素子を介し
て入出力端子が接続されておらず、かつ前記接地端子と
前記ＭＯＳ容量の他端が接続された前記第２の接地電位
配線の接続点との間には、拡散層が接続されていること
を特徴とする。
【００２４】また請求項８に記載の発明は、請求項１乃
至７のいずれかに記載の半導体集積回路装置において、
前記電源配線は所定の電源電圧が供給される電源端子に
接続されていることを特徴とする。
至７のいずれかに記載の半導体集積回路装置において、
前記電源配線は所定の電源電圧が供給される電源端子に
接続されていることを特徴とする。
【００２５】また請求項９に記載の発明は、請求項１乃
至７のいずれかに記載の半導体集積回路装置において、
前記電源配線は、第１の電源電圧が供給される電源端子
に、前記第１の電源電圧を変換する電源電圧変換回路を
介して接続されることを特徴とする。
至７のいずれかに記載の半導体集積回路装置において、
前記電源配線は、第１の電源電圧が供給される電源端子
に、前記第１の電源電圧を変換する電源電圧変換回路を
介して接続されることを特徴とする。
【００２６】また請求項１０に記載の発明は、請求項１
乃至３のいずれかに記載の半導体集積回路装置におい
て、前記静電保護素子は、前記ＭＯＳ容量の絶縁破壊電
圧より低いクランプ電圧で前記ＭＯＳ容量の両端間に印
加される電圧をクランプすることを特徴とする。
乃至３のいずれかに記載の半導体集積回路装置におい
て、前記静電保護素子は、前記ＭＯＳ容量の絶縁破壊電
圧より低いクランプ電圧で前記ＭＯＳ容量の両端間に印
加される電圧をクランプすることを特徴とする。
【００２７】また請求項１１に記載の発明は、請求項４
乃至６のいずれかに記載の半導体集積回路装置におい
て、前記第２の静電保護素子は、前記ＭＯＳ容量の絶縁
破壊電圧より低いクランプ電圧で前記ＭＯＳ容量の両端
間に印加される電圧をクランプすることを特徴とする。
乃至６のいずれかに記載の半導体集積回路装置におい
て、前記第２の静電保護素子は、前記ＭＯＳ容量の絶縁
破壊電圧より低いクランプ電圧で前記ＭＯＳ容量の両端
間に印加される電圧をクランプすることを特徴とする。
【００２８】また請求項１２に記載の発明は、請求項１
乃至３のいずれかに記載の半導体集積回路装置におい
て、前記静電保護素子は、ドレインが前記電源配線に接
続され、かつソースとゲートとが前記接地電位配線に接
続されたＭＯＳ電界効果トランジスタであることを特徴
とする。
乃至３のいずれかに記載の半導体集積回路装置におい
て、前記静電保護素子は、ドレインが前記電源配線に接
続され、かつソースとゲートとが前記接地電位配線に接
続されたＭＯＳ電界効果トランジスタであることを特徴
とする。
【００２９】また請求項１３に記載の発明は、請求項４
乃至６のいずれかに記載の半導体集積回路装置におい
て、前記第２の静電保護素子は、ドレインが前記電源配
線に接続され、かつソースとゲートとが前記接地電位配
線に接続されたＭＯＳ電界効果トランジスタであること
を特徴とする。
乃至６のいずれかに記載の半導体集積回路装置におい
て、前記第２の静電保護素子は、ドレインが前記電源配
線に接続され、かつソースとゲートとが前記接地電位配
線に接続されたＭＯＳ電界効果トランジスタであること
を特徴とする。
【００３０】また請求項１４に記載の発明は、請求項１
乃至３のいずれかに記載の半導体集積回路装置におい
て、前記静電保護素子は、第１の導電型の基板またはウ
ェルに第１の導電型とは反対の導電型である第２の導電
型の二つの拡散層を近接対向して配置することにより形
成されたバイポーラトランジスタであることを特徴とす
る。
乃至３のいずれかに記載の半導体集積回路装置におい
て、前記静電保護素子は、第１の導電型の基板またはウ
ェルに第１の導電型とは反対の導電型である第２の導電
型の二つの拡散層を近接対向して配置することにより形
成されたバイポーラトランジスタであることを特徴とす
る。
【００３１】また請求項１５に記載の発明は、請求項４
乃至６のいずれかに記載の半導体集積回路装置におい
て、前記第２の静電保護素子は、第１の導電型の基板ま
たはウェルに第１の導電型とは反対の導電型である第２
の導電型の二つの拡散層を近接対向して配置することに
より形成されたバイポーラトランジスタであることを特
徴とする。
乃至６のいずれかに記載の半導体集積回路装置におい
て、前記第２の静電保護素子は、第１の導電型の基板ま
たはウェルに第１の導電型とは反対の導電型である第２
の導電型の二つの拡散層を近接対向して配置することに
より形成されたバイポーラトランジスタであることを特
徴とする。
【００３２】また請求項１６に記載の発明は、請求項１
乃至３のいずれかに記載の半導体集積回路装置におい
て、前記静電保護素子は、第１の導電型の基板に近接し
て前記第１の導電型の拡散層と前記第１の導電型とは反
対の導電型である第２の導電型の拡散層を配置し、かつ
前記第１の導電型の基板に形成された第２の導電型のウ
ェルに前記第１の導電型の拡散層と前記第２の導電型の
拡散層を近接対向して配置することにより形成されたサ
イリスタであることを特徴とする。
乃至３のいずれかに記載の半導体集積回路装置におい
て、前記静電保護素子は、第１の導電型の基板に近接し
て前記第１の導電型の拡散層と前記第１の導電型とは反
対の導電型である第２の導電型の拡散層を配置し、かつ
前記第１の導電型の基板に形成された第２の導電型のウ
ェルに前記第１の導電型の拡散層と前記第２の導電型の
拡散層を近接対向して配置することにより形成されたサ
イリスタであることを特徴とする。
【００３３】また請求項１７に記載の発明は、請求項４
乃至６のいずれかに記載の半導体集積回路装置におい
て、前記第２の静電保護素子は、第１の導電型の基板に
近接して前記第１の導電型の拡散層と前記第１の導電型
とは反対の導電型である第２の導電型の拡散層を配置
し、かつ前記第１の導電型の基板に形成された第２の導
電型のウェルに前記第１の導電型の拡散層と前記第２の
導電型の拡散層を近接対向して配置することにより形成
されたサイリスタであることを特徴とする。
乃至６のいずれかに記載の半導体集積回路装置におい
て、前記第２の静電保護素子は、第１の導電型の基板に
近接して前記第１の導電型の拡散層と前記第１の導電型
とは反対の導電型である第２の導電型の拡散層を配置
し、かつ前記第１の導電型の基板に形成された第２の導
電型のウェルに前記第１の導電型の拡散層と前記第２の
導電型の拡散層を近接対向して配置することにより形成
されたサイリスタであることを特徴とする。
【００３４】また請求項１８に記載の発明は、請求項１
乃至３のいずれかに記載の半導体集積回路装置におい
て、前記静電保護素子は、第１の導電型の基板またはウ
ェルに前記第１の導電型の拡散層と前記第１の導電型と
は反対の導電型である第２の導電型の拡散層とを近接対
向配置して形成されたダイオードであることを特徴とす
る。
乃至３のいずれかに記載の半導体集積回路装置におい
て、前記静電保護素子は、第１の導電型の基板またはウ
ェルに前記第１の導電型の拡散層と前記第１の導電型と
は反対の導電型である第２の導電型の拡散層とを近接対
向配置して形成されたダイオードであることを特徴とす
る。
【００３５】また請求項１９に記載の発明は、請求項４
乃至６のいずれかに記載の半導体集積回路装置におい
て、前記第２の静電保護素子は、第１の導電型の基板ま
たはウェルに前記第１の導電型の拡散層と前記第１の導
電型とは反対の導電型である第２の導電型の拡散層とを
近接対向配置して形成されたダイオードであることを特
徴とする。
乃至６のいずれかに記載の半導体集積回路装置におい
て、前記第２の静電保護素子は、第１の導電型の基板ま
たはウェルに前記第１の導電型の拡散層と前記第１の導
電型とは反対の導電型である第２の導電型の拡散層とを
近接対向配置して形成されたダイオードであることを特
徴とする。
【００３６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。本発明の第１の実施の形態
に係る半導体集積回路装置の構成を図１に示す。同図に
おいて、半導体集積回路装置１は内部回路２０を有して
おり、電源電圧を供給する電源配線１０と、接地電位を
供給する接地電位配線１２が接続されている。さらに接
地電位配線１２には接地端子１４が接続されている。な
お、ＣＤＭ試験の現象を説明するためにこの接地端子１
４は放電試験用スイッチ２を介して接地されるようにな
っている。同図において一端が電源配線１０に接続さ
れ、かつ他端が、接地電位配線１２に接続されたＭＯＳ
容量１６が設けられている。なお、ＭＯＳ容量１６は多
くの場合、内部回路２０に供給する電源電圧の変動を抑
制することを目的に設けられている。
を参照して詳細に説明する。本発明の第１の実施の形態
に係る半導体集積回路装置の構成を図１に示す。同図に
おいて、半導体集積回路装置１は内部回路２０を有して
おり、電源電圧を供給する電源配線１０と、接地電位を
供給する接地電位配線１２が接続されている。さらに接
地電位配線１２には接地端子１４が接続されている。な
お、ＣＤＭ試験の現象を説明するためにこの接地端子１
４は放電試験用スイッチ２を介して接地されるようにな
っている。同図において一端が電源配線１０に接続さ
れ、かつ他端が、接地電位配線１２に接続されたＭＯＳ
容量１６が設けられている。なお、ＭＯＳ容量１６は多
くの場合、内部回路２０に供給する電源電圧の変動を抑
制することを目的に設けられている。
【００３７】また接地端子１４とＭＯＳ容量１６との間
にＭＯＳ容量１６に並列に静電保護素子（ＣＤＭ保護素
子）１８が接続されている。この静電保護素子１８はＭ
ＯＳ容量１６の絶縁破壊電圧（静電破壊耐圧）より低い
クランプ電圧で、ＣＤＭ試験時にＭＯＳ容量１６の両端
間に生じる電圧をクランプする機能を有している。この
静電保護素子１８は、例えば、ドレインが電源配線１０
に接続され、かつソースとゲートとが接地電位配線１２
に接続されたＭＯＳ電界効果トランジスタである。また
静電保護素子１８としてバイポーラトランジスタ、サイ
リスタ、あるいはダイオード（寄生ダイオードを除く）
であってもよい。
にＭＯＳ容量１６に並列に静電保護素子（ＣＤＭ保護素
子）１８が接続されている。この静電保護素子１８はＭ
ＯＳ容量１６の絶縁破壊電圧（静電破壊耐圧）より低い
クランプ電圧で、ＣＤＭ試験時にＭＯＳ容量１６の両端
間に生じる電圧をクランプする機能を有している。この
静電保護素子１８は、例えば、ドレインが電源配線１０
に接続され、かつソースとゲートとが接地電位配線１２
に接続されたＭＯＳ電界効果トランジスタである。また
静電保護素子１８としてバイポーラトランジスタ、サイ
リスタ、あるいはダイオード（寄生ダイオードを除く）
であってもよい。
【００３８】また接地電位配線１２において接地端子１
４と静電保護素子１８の一端が接続された接地電位配線
１２上の接続点との間における前記接地電位配線の配線
抵抗Ｒ１が、静電保護素子１８の一端が接続された接地
電位配線１２上の接続点とＭＯＳ容量１６の一端が接続
された接地電位配線１２上の接続点との間における接地
電位配線１２の配線抵抗Ｒ２より大きくなるように電源
配線１０及び接地電位配線１２に対してＭＯＳ容量１６
及び静電保護素子１８が接続されている。更に本実施の
形態では、接地端子１４とＭＯＳ容量１６の一端が接続
された接地電位配線１２上の接続点との間における接地
電位配線１２に、前記静電保護素子１８以外の拡散層が
接続されないように構成されている。
４と静電保護素子１８の一端が接続された接地電位配線
１２上の接続点との間における前記接地電位配線の配線
抵抗Ｒ１が、静電保護素子１８の一端が接続された接地
電位配線１２上の接続点とＭＯＳ容量１６の一端が接続
された接地電位配線１２上の接続点との間における接地
電位配線１２の配線抵抗Ｒ２より大きくなるように電源
配線１０及び接地電位配線１２に対してＭＯＳ容量１６
及び静電保護素子１８が接続されている。更に本実施の
形態では、接地端子１４とＭＯＳ容量１６の一端が接続
された接地電位配線１２上の接続点との間における接地
電位配線１２に、前記静電保護素子１８以外の拡散層が
接続されないように構成されている。
【００３９】尚、電源配線１０は所定の電源電圧が供給
される電源端子に直接、接続されていてもよいし、図２
に示すように所定の電源電圧が供給される電源端子２２
に電源電圧を昇圧また降圧する電源電圧変換回路２５を
介して接続されるように構成されてもよい。
される電源端子に直接、接続されていてもよいし、図２
に示すように所定の電源電圧が供給される電源端子２２
に電源電圧を昇圧また降圧する電源電圧変換回路２５を
介して接続されるように構成されてもよい。
【００４０】上記構成において、半導体集積回路装置１
全体を帯電させた後、放電試験用スイッチ２をオン状態
にすることにより、接地端子１４より接地電位配線１２
の持つ容量に充電された電荷は、大地に放電される。こ
のときＭＯＳ容量１６の両端間電圧は静電保護素子１８
によりＭＯＳ容量１６の絶縁破壊電圧より低い電圧にク
ランプされる。したがって、ＭＯＳ容量１６は静電破壊
されず、保護される。
全体を帯電させた後、放電試験用スイッチ２をオン状態
にすることにより、接地端子１４より接地電位配線１２
の持つ容量に充電された電荷は、大地に放電される。こ
のときＭＯＳ容量１６の両端間電圧は静電保護素子１８
によりＭＯＳ容量１６の絶縁破壊電圧より低い電圧にク
ランプされる。したがって、ＭＯＳ容量１６は静電破壊
されず、保護される。
【００４１】ところで、ＭＯＳ容量１６を保護するには
接地電位配線１２の配線抵抗を考慮する必要がある。す
なわち、ＭＯＳ容量１６をデバイス帯電モデルによる静
電破壊から保護するためには、静電保護素子１８のクラ
ンプ電圧をＶC、デバイス帯電モデルによる静電放電試
験時に接地電位配線１２の配線抵抗Ｒ２に流れる電流を
ｉとし、ＭＯＳ容量１６の絶縁破壊電圧をＶOXとする
と、 ＶC＋Ｒ２・ｉ＜ＶOX （１） を満たす必要が有る。式（１）から配線抵抗Ｒ２の値が
できるだけ小さい方がよいが、零である必要はない。
接地電位配線１２の配線抵抗を考慮する必要がある。す
なわち、ＭＯＳ容量１６をデバイス帯電モデルによる静
電破壊から保護するためには、静電保護素子１８のクラ
ンプ電圧をＶC、デバイス帯電モデルによる静電放電試
験時に接地電位配線１２の配線抵抗Ｒ２に流れる電流を
ｉとし、ＭＯＳ容量１６の絶縁破壊電圧をＶOXとする
と、 ＶC＋Ｒ２・ｉ＜ＶOX （１） を満たす必要が有る。式（１）から配線抵抗Ｒ２の値が
できるだけ小さい方がよいが、零である必要はない。
【００４２】また静電保護素子１８がクランプ動作を開
始するまでには多少時間がかかるので、接地電位配線１
２の配線抵抗Ｒ１はある程度の大きさの抵抗値を有する
必要がある。すなわち、仮に配線抵抗Ｒ１が零であると
すると、静電保護素子１８がクランプ動作を開始する前
にＭＯＳ容量１６が静電破壊する場合が有り得る。この
ために確実にＭＯＳ容量１６を保護するためには、配線
抵抗Ｒ１は内部回路動作上影響のない範囲である程度の
大きさの抵抗値を有する必要があり、かつ配線抵抗Ｒ２
はできるだけ小さい方がよいので配線抵抗Ｒ１、Ｒ２は
Ｒ１＞Ｒ２の関係を満たす必要が有る。
始するまでには多少時間がかかるので、接地電位配線１
２の配線抵抗Ｒ１はある程度の大きさの抵抗値を有する
必要がある。すなわち、仮に配線抵抗Ｒ１が零であると
すると、静電保護素子１８がクランプ動作を開始する前
にＭＯＳ容量１６が静電破壊する場合が有り得る。この
ために確実にＭＯＳ容量１６を保護するためには、配線
抵抗Ｒ１は内部回路動作上影響のない範囲である程度の
大きさの抵抗値を有する必要があり、かつ配線抵抗Ｒ２
はできるだけ小さい方がよいので配線抵抗Ｒ１、Ｒ２は
Ｒ１＞Ｒ２の関係を満たす必要が有る。
【００４３】次に図１に示した本発明の第１の実施の形
態に係る半導体集積回路装置の要部の構造の一例を示す
平面図を図７に、図７におけるＡ−Ａ'線による断面図
を図８にそれぞれ、示す。これらの図において、Ｐ型半
導体基板１００にはＮ+拡散層５０、５２、ゲートポリ
シリコン（ゲート電極）５４が形成されＭＯＳ容量１６
を構成している。
態に係る半導体集積回路装置の要部の構造の一例を示す
平面図を図７に、図７におけるＡ−Ａ'線による断面図
を図８にそれぞれ、示す。これらの図において、Ｐ型半
導体基板１００にはＮ+拡散層５０、５２、ゲートポリ
シリコン（ゲート電極）５４が形成されＭＯＳ容量１６
を構成している。
【００４４】またＭＯＳ容量１６に隣接してＰ型半導体
基板１００にＮ+拡散層５６，５８が近接して対向配置
するように形成され、ゲートポリシリコン（ゲート電
極）６０と共にＭＯＳトランジスタ（ＣＤＭ保護素子）
１８を構成している。１０４は層間絶縁膜、１０６はア
ルミニウム配線、１０８はパッシベーション膜である。
Ｎ+拡散層５０、５２はアルミニウム配線１０６を介し
て接地電位配線１２にコンタクト５１により接続され、
ゲートポリシリコン（ゲート電極）５４は電源配線１０
に接続されている。
基板１００にＮ+拡散層５６，５８が近接して対向配置
するように形成され、ゲートポリシリコン（ゲート電
極）６０と共にＭＯＳトランジスタ（ＣＤＭ保護素子）
１８を構成している。１０４は層間絶縁膜、１０６はア
ルミニウム配線、１０８はパッシベーション膜である。
Ｎ+拡散層５０、５２はアルミニウム配線１０６を介し
て接地電位配線１２にコンタクト５１により接続され、
ゲートポリシリコン（ゲート電極）５４は電源配線１０
に接続されている。
【００４５】Ｎ+拡散層５６（ソース）及びゲートポリ
シリコン（ゲート電極）６０はアルミニウム配線１０６
を介して共通接続され、接地電位配線１２に接続されて
いる。またＮ+拡散層５８（ドレイン）はアルミニウム
配線１０６を介して電源配線１０に接続されている。
シリコン（ゲート電極）６０はアルミニウム配線１０６
を介して共通接続され、接地電位配線１２に接続されて
いる。またＮ+拡散層５８（ドレイン）はアルミニウム
配線１０６を介して電源配線１０に接続されている。
【００４６】次に本発明の第２の実施の形態に係る半導
体集積回路装置の構成を図３に示す。本実施の形態に係
る半導体集積回路装置１Ａが第１の実施の形態に係る半
導体集積回路装置１と構成上、異なるのは電源配線１０
と接地電位配線１２との間に並列接続されるＭＯＳ容量
１６と静電保護素子１８との位置関係が、第１の実施の
形態とは逆になる、すなわち、接地電位配線１２におい
て、接地端子１４と静電保護素子１８との間に静電保護
素子１８に並列にＭＯＳ容量１６が接続されている点で
あり、その他の構成は同様であるので、重複する説明は
省略する。
体集積回路装置の構成を図３に示す。本実施の形態に係
る半導体集積回路装置１Ａが第１の実施の形態に係る半
導体集積回路装置１と構成上、異なるのは電源配線１０
と接地電位配線１２との間に並列接続されるＭＯＳ容量
１６と静電保護素子１８との位置関係が、第１の実施の
形態とは逆になる、すなわち、接地電位配線１２におい
て、接地端子１４と静電保護素子１８との間に静電保護
素子１８に並列にＭＯＳ容量１６が接続されている点で
あり、その他の構成は同様であるので、重複する説明は
省略する。
【００４７】静電保護素子１８としてＭＯＳ電界効果ト
ランジスタ、バイポーラトランジスタ、サイリスタ、あ
るいはダイオード（寄生ダイオードを除く）であっても
よいことは第１の実施の形態と同様である。また接地電
位配線１２において接地端子１４とＭＯＳ容量１６の一
端が接続された接地電位配線１２上の接続点との間にお
ける接地電位配線１２の配線抵抗Ｒ３が、ＭＯＳ容量１
６の一端が接続された接地電位配線１２上の接続点と静
電保護素子１８の一端が接続された接地電位配線１２上
の接続点との間における接地電位配線１２の配線抵抗Ｒ
４より大きくなるように電源配線１０及び接地電位配線
１２に対してＭＯＳ容量１６及び静電保護素子１８が接
続されている。配線抵抗Ｒ３と配線抵抗Ｒ４との関係
（Ｒ３＞Ｒ４）は、第１の実施の形態における配線抵抗
Ｒ１と配線抵抗Ｒ２との関係（Ｒ１＞Ｒ２）と同様であ
る。
ランジスタ、バイポーラトランジスタ、サイリスタ、あ
るいはダイオード（寄生ダイオードを除く）であっても
よいことは第１の実施の形態と同様である。また接地電
位配線１２において接地端子１４とＭＯＳ容量１６の一
端が接続された接地電位配線１２上の接続点との間にお
ける接地電位配線１２の配線抵抗Ｒ３が、ＭＯＳ容量１
６の一端が接続された接地電位配線１２上の接続点と静
電保護素子１８の一端が接続された接地電位配線１２上
の接続点との間における接地電位配線１２の配線抵抗Ｒ
４より大きくなるように電源配線１０及び接地電位配線
１２に対してＭＯＳ容量１６及び静電保護素子１８が接
続されている。配線抵抗Ｒ３と配線抵抗Ｒ４との関係
（Ｒ３＞Ｒ４）は、第１の実施の形態における配線抵抗
Ｒ１と配線抵抗Ｒ２との関係（Ｒ１＞Ｒ２）と同様であ
る。
【００４８】更に本実施の形態においても第１の実施の
形態と同様に、接地端子１４とＭＯＳ容量１６の一端が
接続された接地電位配線１２上の接続点との間における
接地電位配線１２に、前記静電保護素子１８以外の拡散
層が接続されないように構成されている。
形態と同様に、接地端子１４とＭＯＳ容量１６の一端が
接続された接地電位配線１２上の接続点との間における
接地電位配線１２に、前記静電保護素子１８以外の拡散
層が接続されないように構成されている。
【００４９】上記構成において、半導体集積回路装置１
Ａ全体を帯電させた後、放電試験用スイッチ２をオン状
態にすることにより、接地端子１４より接地電位配線１
２の持つ容量に充電された電荷は、大地に放電される。
このときＭＯＳ容量１６の両端間電圧は静電保護素子１
８によりＭＯＳ容量１６の絶縁破壊電圧より低い電圧に
クランプされる。したがって、ＭＯＳ容量１６は静電破
壊されず、保護される。
Ａ全体を帯電させた後、放電試験用スイッチ２をオン状
態にすることにより、接地端子１４より接地電位配線１
２の持つ容量に充電された電荷は、大地に放電される。
このときＭＯＳ容量１６の両端間電圧は静電保護素子１
８によりＭＯＳ容量１６の絶縁破壊電圧より低い電圧に
クランプされる。したがって、ＭＯＳ容量１６は静電破
壊されず、保護される。
【００５０】尚、電源配線１０は第１の実施の形態と同
様に、所定の電源電圧が供給される電源端子に直接、接
続されていてもよいし、図２に示すように所定の電源電
圧が供給される電源端子２２に電源電圧を昇圧また降圧
する電源電圧変換回路２５を介して接続されるように構
成してもよい。また半導体集積回路装置１Ａの構造はＭ
ＯＳ容量１６と静電保護素子１８の位置関係が逆になる
だけでその他の部分は第１の実施の形態（図７、８）と
同一であるので平面図及び断面図の図示を省略する。
様に、所定の電源電圧が供給される電源端子に直接、接
続されていてもよいし、図２に示すように所定の電源電
圧が供給される電源端子２２に電源電圧を昇圧また降圧
する電源電圧変換回路２５を介して接続されるように構
成してもよい。また半導体集積回路装置１Ａの構造はＭ
ＯＳ容量１６と静電保護素子１８の位置関係が逆になる
だけでその他の部分は第１の実施の形態（図７、８）と
同一であるので平面図及び断面図の図示を省略する。
【００５１】次に本発明の第３の実施の形態に係る半導
体集積回路装置の構成を第４図に示す。同図において、
半導体集積回路装置１Ｂは、入出力端子３０を有してお
り、入出力端子３０に一端が接続され、かつ他端が接地
電位配線１２に接続された静電保護素子３２を有してい
る。更に一端が電源配線１０に接続され、かつ他端が、
接地電位配線１２に接続されたＭＯＳ容量１６が設けら
れている。なお、ＣＤＭ試験を説明するために入出力端
子３０は放電試験用スイッチ３を介して接地されるよう
になっている。ここで入出力端子３０は、入力端子、出
力端子、あるいは入出力兼用（Ｉ／Ｏ）端子等を意味す
る。
体集積回路装置の構成を第４図に示す。同図において、
半導体集積回路装置１Ｂは、入出力端子３０を有してお
り、入出力端子３０に一端が接続され、かつ他端が接地
電位配線１２に接続された静電保護素子３２を有してい
る。更に一端が電源配線１０に接続され、かつ他端が、
接地電位配線１２に接続されたＭＯＳ容量１６が設けら
れている。なお、ＣＤＭ試験を説明するために入出力端
子３０は放電試験用スイッチ３を介して接地されるよう
になっている。ここで入出力端子３０は、入力端子、出
力端子、あるいは入出力兼用（Ｉ／Ｏ）端子等を意味す
る。
【００５２】また接地端子１４とＭＯＳ容量１６との間
にＭＯＳ容量１６に並列に静電保護素子（ＣＤＭ保護素
子）１８が接続されている。この静電保護素子１８はＭ
ＯＳ容量１６の絶縁破壊電圧（静電破壊耐圧）より低い
クランプ電圧でＣＤＭ試験時にＭＯＳ容量１６の両端間
に生じる電圧をクランプする機能を有している。ここで
静電保護素子３２は人体モデル、もしくはマシンモデル
による静電破壊を防止する目的で設けられているもので
あり、静電保護素子１８は第１、第２の実施の形態と同
様にデバイス帯電モデルによる静電破壊を防止する目的
で設けられている。
にＭＯＳ容量１６に並列に静電保護素子（ＣＤＭ保護素
子）１８が接続されている。この静電保護素子１８はＭ
ＯＳ容量１６の絶縁破壊電圧（静電破壊耐圧）より低い
クランプ電圧でＣＤＭ試験時にＭＯＳ容量１６の両端間
に生じる電圧をクランプする機能を有している。ここで
静電保護素子３２は人体モデル、もしくはマシンモデル
による静電破壊を防止する目的で設けられているもので
あり、静電保護素子１８は第１、第２の実施の形態と同
様にデバイス帯電モデルによる静電破壊を防止する目的
で設けられている。
【００５３】更に接地電位配線１２において静電保護素
子３２の一端が接続された接地電位配線１２上の接続点
と静電保護素子１８の一端が接続された接地電位配線１
２上の接続点との間における接地電位配線１２の配線抵
抗Ｒ５が、接地電位配線１２において静電保護素子１８
の一端が接続された接地電位配線１２上の接続点とＭＯ
Ｓ容量１６の一端が接続された接地電位配線１２上の接
続点との間における接地電位配線１２の配線抵抗Ｒ６よ
り大きくなるように電源配線１０及び接地電位配線１２
に対してＭＯＳ容量１６及び静電保護素子１８が接続さ
れている。更に本実施の形態では、接地電位配線１２に
おいて、静電保護素子３２の一端が接続された接地電位
配線１２上の接続点とＭＯＳ容量１６の一端が接続され
た接地電位配線１２上の接続点との間における接地電位
配線１２に、前記静電保護素子１８以外の拡散層が接続
されないように構成されている。
子３２の一端が接続された接地電位配線１２上の接続点
と静電保護素子１８の一端が接続された接地電位配線１
２上の接続点との間における接地電位配線１２の配線抵
抗Ｒ５が、接地電位配線１２において静電保護素子１８
の一端が接続された接地電位配線１２上の接続点とＭＯ
Ｓ容量１６の一端が接続された接地電位配線１２上の接
続点との間における接地電位配線１２の配線抵抗Ｒ６よ
り大きくなるように電源配線１０及び接地電位配線１２
に対してＭＯＳ容量１６及び静電保護素子１８が接続さ
れている。更に本実施の形態では、接地電位配線１２に
おいて、静電保護素子３２の一端が接続された接地電位
配線１２上の接続点とＭＯＳ容量１６の一端が接続され
た接地電位配線１２上の接続点との間における接地電位
配線１２に、前記静電保護素子１８以外の拡散層が接続
されないように構成されている。
【００５４】尚、電源配線１０は所定の電源電圧が供給
される電源端子に直接、接続されていてもよいし、図２
に示すように所定の電源電圧が供給される電源端子２２
に電源電圧を昇圧また降圧する電源電圧変換回路２５を
介して接続されるように構成されてもよい。
される電源端子に直接、接続されていてもよいし、図２
に示すように所定の電源電圧が供給される電源端子２２
に電源電圧を昇圧また降圧する電源電圧変換回路２５を
介して接続されるように構成されてもよい。
【００５５】上記構成において、半導体集積回路装置１
Ｂ全体を帯電させた後、放電試験用スイッチ３をオン状
態にすることにより、接地電位配線１２の持つ容量に充
電された電荷は、静電保護素子３２、入出力端子３０を
介して大地に放電される。このときＭＯＳ容量１６の両
端間電圧は静電保護素子１８によりＭＯＳ容量１６の絶
縁破壊電圧より低い電圧にクランプされる。したがっ
て、ＭＯＳ容量１６は静電破壊されず、保護される。な
お、接地電位配線１２の配線抵抗Ｒ５と配線抵抗Ｒ６と
の関係は第１の実施の形態における接地電位配線１２の
配線抵抗Ｒ１と配線抵抗Ｒ２との関係と同じであるの
で、重複する説明は省略する。
Ｂ全体を帯電させた後、放電試験用スイッチ３をオン状
態にすることにより、接地電位配線１２の持つ容量に充
電された電荷は、静電保護素子３２、入出力端子３０を
介して大地に放電される。このときＭＯＳ容量１６の両
端間電圧は静電保護素子１８によりＭＯＳ容量１６の絶
縁破壊電圧より低い電圧にクランプされる。したがっ
て、ＭＯＳ容量１６は静電破壊されず、保護される。な
お、接地電位配線１２の配線抵抗Ｒ５と配線抵抗Ｒ６と
の関係は第１の実施の形態における接地電位配線１２の
配線抵抗Ｒ１と配線抵抗Ｒ２との関係と同じであるの
で、重複する説明は省略する。
【００５６】次に本発明の第４の実施の形態に係る半導
体集積回路装置の構成を図５に示す。本実施の形態に係
る半導体集積回路装置１Ｃが第３の実施の形態に係る半
導体集積回路装置１Ｂと構成上、異なるのは電源配線１
０と接地電位配線１２との間に並列接続されるＭＯＳ容
量１６と静電保護素子１８との位置関係が、第３の実施
の形態とは逆になる、すなわち、接地電位配線１２にお
いて、接地端子１４と静電保護素子１８との間に静電保
護素子１８に並列にＭＯＳ容量１６が接続されている点
であり、その他の構成は同様であるので、重複する説明
は省略する。
体集積回路装置の構成を図５に示す。本実施の形態に係
る半導体集積回路装置１Ｃが第３の実施の形態に係る半
導体集積回路装置１Ｂと構成上、異なるのは電源配線１
０と接地電位配線１２との間に並列接続されるＭＯＳ容
量１６と静電保護素子１８との位置関係が、第３の実施
の形態とは逆になる、すなわち、接地電位配線１２にお
いて、接地端子１４と静電保護素子１８との間に静電保
護素子１８に並列にＭＯＳ容量１６が接続されている点
であり、その他の構成は同様であるので、重複する説明
は省略する。
【００５７】静電保護素子１８としてＭＯＳ電界効果ト
ランジスタ、バイポーラトランジスタ、サイリスタ、あ
るいはダイオード（寄生ダイオードを除く）であっても
よいことは第１、第２、第３の実施の形態と同様であ
る。また接地電位配線１２において静電保護素子３２の
一端が接続されている接地電位配線１２上の接続点とＭ
ＯＳ容量１６の一端が接続された接地電位配線１２上の
接続点との間における接地電位配線１２の配線抵抗Ｒ７
が、接地電位配線１２においてＭＯＳ容量１６の一端が
接続された接地電位配線１２上の接続点と静電保護素子
１８の一端が接続された接地電位配線１２上の接続点と
の間における接地電位配線１２の配線抵抗Ｒ８より大き
くなるように電源配線１０及び接地電位配線１２に対し
てＭＯＳ容量１６及び静電保護素子１８が接続されてい
る。配線抵抗Ｒ７と配線抵抗Ｒ８との関係（Ｒ７＞Ｒ
８）は、第１の実施の形態における配線抵抗Ｒ１と配線
抵抗Ｒ２との関係（Ｒ１＞Ｒ２）と同様である。
ランジスタ、バイポーラトランジスタ、サイリスタ、あ
るいはダイオード（寄生ダイオードを除く）であっても
よいことは第１、第２、第３の実施の形態と同様であ
る。また接地電位配線１２において静電保護素子３２の
一端が接続されている接地電位配線１２上の接続点とＭ
ＯＳ容量１６の一端が接続された接地電位配線１２上の
接続点との間における接地電位配線１２の配線抵抗Ｒ７
が、接地電位配線１２においてＭＯＳ容量１６の一端が
接続された接地電位配線１２上の接続点と静電保護素子
１８の一端が接続された接地電位配線１２上の接続点と
の間における接地電位配線１２の配線抵抗Ｒ８より大き
くなるように電源配線１０及び接地電位配線１２に対し
てＭＯＳ容量１６及び静電保護素子１８が接続されてい
る。配線抵抗Ｒ７と配線抵抗Ｒ８との関係（Ｒ７＞Ｒ
８）は、第１の実施の形態における配線抵抗Ｒ１と配線
抵抗Ｒ２との関係（Ｒ１＞Ｒ２）と同様である。
【００５８】更に本実施の形態においても第３の実施の
形態と同様に、接地電位配線１２において、静電保護素
子３２の一端が接続された接地電位配線１２上の接続点
とＭＯＳ容量１６の一端が接続された接地電位配線１２
上の接続点との間における接地電位配線１２に、前記静
電保護素子１８以外の拡散層が接続されないように構成
されている。
形態と同様に、接地電位配線１２において、静電保護素
子３２の一端が接続された接地電位配線１２上の接続点
とＭＯＳ容量１６の一端が接続された接地電位配線１２
上の接続点との間における接地電位配線１２に、前記静
電保護素子１８以外の拡散層が接続されないように構成
されている。
【００５９】上記構成において、半導体集積回路装置１
Ｃ全体を帯電させた後、放電試験用スイッチ３をオン状
態にすることにより、接地電位配線１２の持つ容量に充
電された電荷は、静電保護素子３２、入出力端子３０を
介して大地に放電される。このときＭＯＳ容量１６の両
端間電圧は静電保護素子１８によりＭＯＳ容量１６の絶
縁破壊電圧より低い電圧にクランプされる。したがっ
て、ＭＯＳ容量１６は静電破壊されず、保護される。
Ｃ全体を帯電させた後、放電試験用スイッチ３をオン状
態にすることにより、接地電位配線１２の持つ容量に充
電された電荷は、静電保護素子３２、入出力端子３０を
介して大地に放電される。このときＭＯＳ容量１６の両
端間電圧は静電保護素子１８によりＭＯＳ容量１６の絶
縁破壊電圧より低い電圧にクランプされる。したがっ
て、ＭＯＳ容量１６は静電破壊されず、保護される。
【００６０】尚、電源配線１０は第１の実施の形態と同
様に、所定の電源電圧が供給される電源端子に直接、接
続されていてもよいし、図２に示すように所定の電源電
圧が供給される電源端子２２に電源電圧を昇圧また降圧
する電源電圧変換回路２５を介して接続されるように構
成してもよい。
様に、所定の電源電圧が供給される電源端子に直接、接
続されていてもよいし、図２に示すように所定の電源電
圧が供給される電源端子２２に電源電圧を昇圧また降圧
する電源電圧変換回路２５を介して接続されるように構
成してもよい。
【００６１】次に図４に示した本発明の第３の実施の形
態に係る半導体集積回路装置１Ｂの要部の構造の一例を
示す平面図を図９に、図９におけるＢ−Ｂ'線による断
面図を図１０にそれぞれ、示す。これらの図において、
Ｐ型半導体基板１００にはＮ +拡散層５０、５２、ゲー
トポリシリコン（ゲート電極）５４が形成されＭＯＳ容
量１６を構成している。
態に係る半導体集積回路装置１Ｂの要部の構造の一例を
示す平面図を図９に、図９におけるＢ−Ｂ'線による断
面図を図１０にそれぞれ、示す。これらの図において、
Ｐ型半導体基板１００にはＮ +拡散層５０、５２、ゲー
トポリシリコン（ゲート電極）５４が形成されＭＯＳ容
量１６を構成している。
【００６２】またＭＯＳ容量１６に隣接してＰ型半導体
基板１００にＮ+拡散層７０，７２が近接して対向配置
するように形成され、バイポーラトランジスタ（ＣＤＭ
保護素子）１８を構成している。１０４は層間絶縁膜、
１０６はアルミニウム配線、１０８はパッシベーション
膜である。Ｎ+拡散層５０、５２はアルミニウム配線１
０６を介して接地電位配線１２にコンタクト５１により
接続され、ゲートポリシリコン（ゲート電極）５４は電
源配線１０に接続されている。
基板１００にＮ+拡散層７０，７２が近接して対向配置
するように形成され、バイポーラトランジスタ（ＣＤＭ
保護素子）１８を構成している。１０４は層間絶縁膜、
１０６はアルミニウム配線、１０８はパッシベーション
膜である。Ｎ+拡散層５０、５２はアルミニウム配線１
０６を介して接地電位配線１２にコンタクト５１により
接続され、ゲートポリシリコン（ゲート電極）５４は電
源配線１０に接続されている。
【００６３】またＮ+拡散層７０はアルミニウム配線１
０６を介して接地電位配線１２に接続され、Ｎ+拡散層
７２はアルミニウム配線１０６を介して電源配線１０に
接続されている。また図９に示すようにＰ型半導体基板
１００にＮ+拡散層７４、７６が近接して対向配置され
てバイポーラトランジスタが形成されており、このバイ
ポーラトランジスタは静電保護素子３２を構成してお
り、Ｎ+拡散層７４は接地電位配線１２に接続され、Ｎ+
拡散層７６は入出力端子３０に接続されている。なお、
図９において、入出力端子３０には静電保護素子３２に
加えて内部回路への配線３４が接続されている。
０６を介して接地電位配線１２に接続され、Ｎ+拡散層
７２はアルミニウム配線１０６を介して電源配線１０に
接続されている。また図９に示すようにＰ型半導体基板
１００にＮ+拡散層７４、７６が近接して対向配置され
てバイポーラトランジスタが形成されており、このバイ
ポーラトランジスタは静電保護素子３２を構成してお
り、Ｎ+拡散層７４は接地電位配線１２に接続され、Ｎ+
拡散層７６は入出力端子３０に接続されている。なお、
図９において、入出力端子３０には静電保護素子３２に
加えて内部回路への配線３４が接続されている。
【００６４】次に図４に示した本発明の第３の実施の形
態に係る半導体集積回路装置１Ｂの要部の構造の他の例
を示す平面図を図１１に、図１１におけるＢ−Ｂ'線に
よる断面図を図１２にそれぞれ、示す。本例が図９、図
１０に示した例と異なるのは、静電保護素子（ＣＤＭ保
護素子）１８としてＰ型半導体基板１００にＮ+拡散層
８０とＰ+拡散層８２とを近接して対向させるように形
成して得られるＰＮダイオードを用いた点であり、他の
構造は同一であるので同一の要素には同一の符号を付
し、重複する説明を省略する。尚、Ｎ+拡散層８０はア
ルミニウム配線１０６を介して電源配線１０に接続さ
れ、Ｐ+拡散層８２は接地電位配線１２に接続されてい
る。
態に係る半導体集積回路装置１Ｂの要部の構造の他の例
を示す平面図を図１１に、図１１におけるＢ−Ｂ'線に
よる断面図を図１２にそれぞれ、示す。本例が図９、図
１０に示した例と異なるのは、静電保護素子（ＣＤＭ保
護素子）１８としてＰ型半導体基板１００にＮ+拡散層
８０とＰ+拡散層８２とを近接して対向させるように形
成して得られるＰＮダイオードを用いた点であり、他の
構造は同一であるので同一の要素には同一の符号を付
し、重複する説明を省略する。尚、Ｎ+拡散層８０はア
ルミニウム配線１０６を介して電源配線１０に接続さ
れ、Ｐ+拡散層８２は接地電位配線１２に接続されてい
る。
【００６５】次に図４に示した本発明の第３の実施の形
態に係る半導体集積回路装置１Ｂの要部の構造の他の例
を示す平面図を図１３に、図１３におけるＣ−Ｃ'線に
よる断面図を図１４にそれぞれ、示す。本例が図９、図
１０に示した例と異なるのは、静電保護素子（ＣＤＭ保
護素子）１８としてＰ型半導体基板１００にＰ+拡散層
１１０とＮ+拡散層１１２とを近接して対向させるよう
に形成し、Ｎ+拡散層１１２に隣接してＰ型半導体基板
１００に形成されたＮウェル１２０内にＰ+拡散層１２
２とＮ+拡散層１２４とを近接して対向させるように形
成し、これらＰ+拡散層１１０、Ｎ+拡散層１１２、Ｎウ
ェル１２０、Ｐ+拡散層１２２、Ｎ+拡散層１２４により
形成されたサイリスタを、静電保護素子（ＣＤＭ保護素
子）１８として用いた点であり、他の構造は同一である
ので同一の要素には同一の符号を付し、重複する説明を
省略する。
態に係る半導体集積回路装置１Ｂの要部の構造の他の例
を示す平面図を図１３に、図１３におけるＣ−Ｃ'線に
よる断面図を図１４にそれぞれ、示す。本例が図９、図
１０に示した例と異なるのは、静電保護素子（ＣＤＭ保
護素子）１８としてＰ型半導体基板１００にＰ+拡散層
１１０とＮ+拡散層１１２とを近接して対向させるよう
に形成し、Ｎ+拡散層１１２に隣接してＰ型半導体基板
１００に形成されたＮウェル１２０内にＰ+拡散層１２
２とＮ+拡散層１２４とを近接して対向させるように形
成し、これらＰ+拡散層１１０、Ｎ+拡散層１１２、Ｎウ
ェル１２０、Ｐ+拡散層１２２、Ｎ+拡散層１２４により
形成されたサイリスタを、静電保護素子（ＣＤＭ保護素
子）１８として用いた点であり、他の構造は同一である
ので同一の要素には同一の符号を付し、重複する説明を
省略する。
【００６６】尚、Ｐ+拡散層１１０、Ｎ+拡散層１１２は
接地電位配線１２に接続され、Ｐ+拡散層１２２、Ｎ+拡
散層１２４は電源配線１０に接続されている。またサイ
リスタを構成するＮ+拡散層、Ｐ+拡散層の配置は、図１
３の配置に限定するものでなく、サイリスタ機能を有す
る構造であれば、Ｎ+拡散層、Ｐ+拡散層、Ｎウェルの配
置は適宜変更してもよい。
接地電位配線１２に接続され、Ｐ+拡散層１２２、Ｎ+拡
散層１２４は電源配線１０に接続されている。またサイ
リスタを構成するＮ+拡散層、Ｐ+拡散層の配置は、図１
３の配置に限定するものでなく、サイリスタ機能を有す
る構造であれば、Ｎ+拡散層、Ｐ+拡散層、Ｎウェルの配
置は適宜変更してもよい。
【００６７】本発明の第４の実施の形態に係る半導体集
積回路装置１Ｃの構造を図５に示す。同図においてはＭ
ＯＳ容量１６と静電保護素子１８の位置関係が逆になる
だけでその他の部分は第３の実施の形態と同一であるの
で平面図、断面図の図示を省略する。
積回路装置１Ｃの構造を図５に示す。同図においてはＭ
ＯＳ容量１６と静電保護素子１８の位置関係が逆になる
だけでその他の部分は第３の実施の形態と同一であるの
で平面図、断面図の図示を省略する。
【００６８】本発明の第５の実施の形態に係る半導体集
積回路装置の構成を図６に示す。同図において半導体集
積回路装置１Ｄは、入出力端子３０と、接地端子１４と
を有している。また半導体集積回路装置１Ｄは、接地端
子１４に共通接続され、接地電位を供給する第１の接地
電位配線３４と、接地電位を供給する第２の接地電位配
線３５とを有している。
積回路装置の構成を図６に示す。同図において半導体集
積回路装置１Ｄは、入出力端子３０と、接地端子１４と
を有している。また半導体集積回路装置１Ｄは、接地端
子１４に共通接続され、接地電位を供給する第１の接地
電位配線３４と、接地電位を供給する第２の接地電位配
線３５とを有している。
【００６９】半導体集積回路装置１Ｄは、入出力端子３
０に一端が接続され、他端が第１の接地電位配線３４に
接続された静電保護素子３２と、電源配線１０に一端が
接続され、他端が第２の接地電位配線３５に接続され
た、ＭＯＳ容量１６とを有している。さらに接地端子１
４とＭＯＳ容量１６との間の第２の接地電位配線３５に
は拡散層１３６が接続されている。また、ＣＤＭ試験を
説明するために入出力端子３０は放電試験用スイッチ３
を介して接地されるようになっている。本実施の形態で
はデバイス帯電モデルによる静電放電試験時には、第1
の接地電位配線３４がもつ容量に充電された電荷が、保
護素子３２を経由して入出力端子３０から放電される。
また、第2の接地電位配線３５がもつ容量及び拡散層１
３６の容量に充電された電荷も同じく保護素子３２を経
由して入出力端子から放電される。この時、第2の接地
電位配線３５には、拡散層１３６が接続されているので
半導体基板にある電荷も放電されるのでＭＯＳ容量１６
の両端子間に生じる電位差が緩和される。従ってＭＯＳ
容量１６は静電破壊されず、保護される。
０に一端が接続され、他端が第１の接地電位配線３４に
接続された静電保護素子３２と、電源配線１０に一端が
接続され、他端が第２の接地電位配線３５に接続され
た、ＭＯＳ容量１６とを有している。さらに接地端子１
４とＭＯＳ容量１６との間の第２の接地電位配線３５に
は拡散層１３６が接続されている。また、ＣＤＭ試験を
説明するために入出力端子３０は放電試験用スイッチ３
を介して接地されるようになっている。本実施の形態で
はデバイス帯電モデルによる静電放電試験時には、第1
の接地電位配線３４がもつ容量に充電された電荷が、保
護素子３２を経由して入出力端子３０から放電される。
また、第2の接地電位配線３５がもつ容量及び拡散層１
３６の容量に充電された電荷も同じく保護素子３２を経
由して入出力端子から放電される。この時、第2の接地
電位配線３５には、拡散層１３６が接続されているので
半導体基板にある電荷も放電されるのでＭＯＳ容量１６
の両端子間に生じる電位差が緩和される。従ってＭＯＳ
容量１６は静電破壊されず、保護される。
【００７０】尚、電源配線１０は所定の電源電圧が供給
される電源端子に直接、接続されていてもよいし、図２
に示すように所定の電源電圧が供給される電源端子２２
に電源電圧を昇圧また降圧する電源電圧変換回路２５を
介して接続されるように構成されてもよい。
される電源端子に直接、接続されていてもよいし、図２
に示すように所定の電源電圧が供給される電源端子２２
に電源電圧を昇圧また降圧する電源電圧変換回路２５を
介して接続されるように構成されてもよい。
【００７１】本発明の第５の実施の形態に係る半導体集
積回路装置によれば、ＭＯＳ容量を保護するための静電
保護素子を新たに設けることなく、ＭＯＳ容量のデバイ
ス帯電モデルによる静電破壊を防止することができる。
積回路装置によれば、ＭＯＳ容量を保護するための静電
保護素子を新たに設けることなく、ＭＯＳ容量のデバイ
ス帯電モデルによる静電破壊を防止することができる。
【００７２】本発明においてＭＯＳ容量の静電破壊を防
止する為にＣＤＭ保護素子としてＭＯＳ電界効果トラン
ジスタ、バイポーラトランジスタ、サイリスタ、ダイオ
ードを述べたがこれに限るものではない。また、これら
を組み合わせても良く、あるいは動作速度を速くする為
に付加的な素子と組み合わせてもよい。また、電源配線
や接地電位配線はアルミニウム配線に限るものではなく
他の配線材料（例えば銅）でもよい。そして電源配線と
接地電位配線は異なる配線材料であってもよいし、同一
工程で形成される配線でなくてもよい。
止する為にＣＤＭ保護素子としてＭＯＳ電界効果トラン
ジスタ、バイポーラトランジスタ、サイリスタ、ダイオ
ードを述べたがこれに限るものではない。また、これら
を組み合わせても良く、あるいは動作速度を速くする為
に付加的な素子と組み合わせてもよい。また、電源配線
や接地電位配線はアルミニウム配線に限るものではなく
他の配線材料（例えば銅）でもよい。そして電源配線と
接地電位配線は異なる配線材料であってもよいし、同一
工程で形成される配線でなくてもよい。
【００７３】
【発明の効果】本発明を適用した製品において、適用前
でのＣＤＭ試験時のＭＯＳ容量の静電破壊耐圧は、５０
０〜６００Ｖであったが、適用後の静電破壊耐圧は、１
０００Ｖ以上と大幅に向上した。
でのＣＤＭ試験時のＭＯＳ容量の静電破壊耐圧は、５０
０〜６００Ｖであったが、適用後の静電破壊耐圧は、１
０００Ｖ以上と大幅に向上した。
【図１】 本発明の第１の実施の形態に係る半導体集積
回路装置の構成を示すブロック図。
回路装置の構成を示すブロック図。
【図２】 図１における電源配線の電源供給系統の他の
例を示すブロック図。
例を示すブロック図。
【図３】 本発明の第２の実施の形態に係る半導体集積
回路装置の構成を示すブロック図。
回路装置の構成を示すブロック図。
【図４】 本発明の第３の実施の形態に係る半導体集積
回路装置の構成を示すブロック図。
回路装置の構成を示すブロック図。
【図５】 本発明の第４の実施の形態に係る半導体集積
回路装置の構成を示すブロック図。
回路装置の構成を示すブロック図。
【図６】 本発明の第５の実施の形態に係る半導体集積
回路装置の構成を示すブロック図。
回路装置の構成を示すブロック図。
【図７】 図１に示した半導体集積回路装置の要部の構
造を示す平面図。
造を示す平面図。
【図８】 図７におけるＡ−Ａ'線による断面図。
【図９】 図４に示した半導体集積回路装置の要部の構
造の一例を示す平面図。
造の一例を示す平面図。
【図１０】 図９におけるＢ−Ｂ'線による断面図。
【図１１】 図４に示した半導体集積回路装置の要部の
構造の他の例を示す平面図。
構造の他の例を示す平面図。
【図１２】 図１１におけるＣ−Ｃ'線による断面図。
【図１３】 図４に示した半導体集積回路装置の要部の
構造の更に他の例を示す平面図。
構造の更に他の例を示す平面図。
【図１４】 図１３におけるＤ−Ｄ'線による断面図。
【図１５】 従来の半導体集積回路装置の一例の構成を
示すブロック図。
示すブロック図。
【図１６】 従来の半導体集積回路装置の他の例の構成
を示すブロック図。
を示すブロック図。
【図１７】 従来の半導体集積回路装置におけるデバイ
ス帯電モデルによる静電破壊メカニズムを説明するため
のブロック図。
ス帯電モデルによる静電破壊メカニズムを説明するため
のブロック図。
【図１８】 従来の半導体集積回路装置におけるデバイ
ス帯電モデルによる静電破壊メカニズムと一般的対策に
ついて説明するためのブロック図。
ス帯電モデルによる静電破壊メカニズムと一般的対策に
ついて説明するためのブロック図。
１、１Ａ〜１Ｄ 半導体集積回路装置 ２，３ 放電試験用スイッチ １０ 電源配線 １２ 接地電位配線 １４ 接地端子 １６ ＭＯＳ容量 １８ 静電保護素子（ＣＤＭ保護素子） ２０ 内部回路 ３０ 入出力端子 ３２ 静電保護素子 ３４、３５ 接地電位配線
Claims (19)
- 【請求項１】 一端が電源電圧を供給する電源配線に接
続され、かつ他端が、接地電位を供給する接地電位配線
に接続されたＭＯＳ容量と、前記接地電位配線の一端が
接続された接地端子と、該接地端子と前記ＭＯＳ容量と
の間に該ＭＯＳ容量に並列に接続された静電保護素子と
を有する半導体集積回路装置であって、 前記静電保護
素子の一端が接続された前記接地電位配線上の接続点と
前記接地端子との間における前記接地電位配線の配線抵
抗が、前記静電保護素子の一端が接続された前記接地電
位配線上の接続点と前記ＭＯＳ容量の他端が接続された
前記接地電位配線上の接続点との間における前記接地電
位配線の配線抵抗より大きいことを特徴とする半導体集
積回路装置。 - 【請求項２】 一端が電源電圧を供給する電源配線に接
続され、かつ他端が、接地電位を供給する接地電位配線
に接続された静電保護素子と、前記接地電位配線の一端
が接続された接地端子と、該接地端子と前記静電保護素
子との間に該静電保護素子に並列に接続されたＭＯＳ容
量とを有する半導体集積回路装置であって、 前記ＭＯＳ容量の一端が接続された前記接地電位配線上
の接続点と前記接地端子との間における前記接地電位配
線の配線抵抗が、前記ＭＯＳ容量の一端が接続された前
記接地電位配線上の接続点と前記静電保護素子の他端が
接続された前記接地電位配線上の接続点との間における
前記接地電位配線の配線抵抗より大きいことを特徴とす
る半導体集積回路装置。 - 【請求項３】 前記接地端子と前記ＭＯＳ容量の一端が
接続された前記接地電位配線上の接続点との間における
前記接地電位配線に、前記静電保護素子以外の拡散層が
接続されていないことを特徴とする請求項１または２の
いずれかに記載の半導体集積回路装置。 - 【請求項４】 入出力端子と、該入出力端子に一端が接
続され、かつ他端が、接地電位を供給する接地電位配線
に接続された第１の静電保護素子と、電源電圧を供給す
る電源配線に一端が接続され、他端が前記接地配線に接
続されたＭＯＳ容量と、前記第１の静電保護素子と前記
ＭＯＳ容量との間に該ＭＯＳ容量に並列に接続された第
２の静電保護素子とを有する半導体集積回路装置であっ
て、 前記第１の静電保護素子の前記他端が接続された前記接
地電位配線上の接続点と前記第２の静電保護素子の一端
が接続された前記接地電位配線上の接続点との間におけ
る前記接地電位配線の配線抵抗が、前記第２の静電保護
素子の一端が接続された前記接地電位配線上の接続点と
前記ＭＯＳ容量の前記他端が接続された前記接地電位配
線上の接続点との間における前記接地電位配線の配線抵
抗より大きいことを特徴とする半導体集積回路装置。 - 【請求項５】 入出力端子と、該入出力端子に一端が接
続され、かつ他端が、接地電位を供給する接地電位配線
に接続された第１の静電保護素子と、電源電圧を供給す
る電源配線に一端が接続され、他端が前記接地配線に接
続された第２の静電保護素子と、前記第１の静電保護素
子と前記第２の静電保護素子との間に該第２の静電保護
素子に並列に接続されたＭＯＳ容量とを有する半導体集
積回路装置であって、 前記第１の静電保護素子の前記他端が接続された前記接
地電位配線上の接続点と前記ＭＯＳ容量の一端が接続さ
れた前記接地電位配線上の接続点との間における前記接
地電位配線の配線抵抗が、前記ＭＯＳ容量の一端が接続
された前記接地電位配線上の接続点と前記第２の静電保
護素子の前記他端が接続された前記接地電位配線上の接
続点との間における前記接地電位配線の配線抵抗より大
きいことを特徴とする半導体集積回路装置。 - 【請求項６】 前記第１の静電保護素子の他端が接続さ
れた前記接地電位配線上の 接続点と前記ＭＯＳ容量の
一端が接続された前記接地電位配線上の接続点との間に
おける前記接地電位配線に、前記第１の静電保護素子以
外の拡散層が接続されていないことを特徴とする請求項
４または５のいずれかに記載の半導体集積回路装置。 - 【請求項７】 一つの接地端子に共通接続され、接地電
位を供給する第１、第２の接地電位配線と入出力端子と
を有し、前記入出力端子に一端が接続され、他端が前記
第１の接地電位配線に接続された静電保護素子と、電源
電圧を供給する電源配線に一端が接続され、他端が前記
第２の接地電位配線に接続されたＭＯＳ容量とを有する
半導体集積回路装置であって、 前記第２の接地電位配線には、静電保護素子を介して入
出力端子が接続されておらず、かつ前記接地端子と前記
ＭＯＳ容量の他端が接続された前記第２の接地電位配線
の接続点との間には、拡散層が接続されていることを特
徴とする半導体集積回路装置。 - 【請求項８】 前記電源配線は所定の電源電圧が供給さ
れる電源端子に接続されていることを特徴とする請求項
１乃至７のいずれかに記載の半導体集積回路装置。 - 【請求項９】 前記電源配線は、第１の電源電圧が供給
される電源端子に、前記第１の電源電圧を変換する電源
電圧変換回路を介して接続されることを特徴とする請求
項１乃至７のいずれかに記載の半導体集積回路装置。 - 【請求項１０】 前記静電保護素子は、前記ＭＯＳ容量
の絶縁破壊電圧より低いクランプ電圧で前記ＭＯＳ容量
の両端間に印加される電圧をクランプすることを特徴と
する請求項１乃至３のいずれかに記載の半導体集積回路
装置。 - 【請求項１１】 前記第２の静電保護素子は、前記ＭＯ
Ｓ容量の絶縁破壊電圧より低いクランプ電圧で前記ＭＯ
Ｓ容量の両端間に印加される電圧をクランプすることを
特徴とする請求項４乃至６のいずれかに記載の半導体集
積回路装置。 - 【請求項１２】 前記静電保護素子は、ドレインが前記
電源配線に接続され、かつソースとゲートとが前記接地
電位配線に接続されたＭＯＳ電界効果トランジスタであ
ることを特徴とする請求項１乃至３のいずれかに記載の
半導体集積回路装置。 - 【請求項１３】 前記第２の静電保護素子は、ドレイン
が前記電源配線に接続され、かつソースとゲートとが前
記接地電位配線に接続されたＭＯＳ電界効果トランジス
タであることを特徴とする請求項４乃至６のいずれかに
記載の半導体集積回路装置。 - 【請求項１４】 前記静電保護素子は、第１の導電型の
基板またはウェルに第１の導電型とは反対の導電型であ
る第２の導電型の二つの拡散層を近接対向して配置する
ことにより形成されたバイポーラトランジスタであるこ
とを特徴とする請求項１乃至３のいずれかに記載の半導
体集積回路装置。 - 【請求項１５】 前記第２の静電保護素子は、第１の導
電型の基板またはウェルに第１の導電型とは反対の導電
型である第２の導電型の二つの拡散層を近接対向して配
置することにより形成されたバイポーラトランジスタで
あることを特徴とする請求項４乃至６のいずれかに記載
の半導体集積回路装置。 - 【請求項１６】 前記静電保護素子は、第１の導電型の
基板に近接して前記第１の導電型の拡散層と前記第１の
導電型とは反対の導電型である第２の導電型の拡散層を
配置し、かつ前記第１の導電型の基板に形成された第２
の導電型のウェルに前記第１の導電型の拡散層と前記第
２の導電型の拡散層を近接対向して配置することにより
形成されたサイリスタであることを特徴とする請求項１
乃至３のいずれかに記載の半導体集積回路装置。 - 【請求項１７】 前記第２の静電保護素子は、第１の導
電型の基板に近接して前記第１の導電型の拡散層と前記
第１の導電型とは反対の導電型である第２の導電型の拡
散層を配置し、かつ前記第１の導電型の基板に形成され
た第２の導電型のウェルに前記第１の導電型の拡散層と
前記第２の導電型の拡散層を近接対向して配置すること
により形成されたサイリスタであることを特徴とする請
求項４乃至６のいずれかに記載の半導体集積回路装置。 - 【請求項１８】 前記静電保護素子は、第１の導電型の
基板またはウェルに前記第１の導電型の拡散層と前記第
１の導電型とは反対の導電型である第２の導電型の拡散
層とを近接対向配置して形成されたダイオードであるこ
とを特徴とする請求項１乃至３のいずれかに記載の半導
体集積回路装置。 - 【請求項１９】 前記第２の静電保護素子は、第１の導
電型の基板またはウェルに前記第１の導電型の拡散層と
前記第１の導電型とは反対の導電型である第２の導電型
の拡散層とを近接対向配置して形成されたダイオードで
あることを特徴とする請求項４乃至６のいずれかに記載
の半導体集積回路装置。
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