TW457697B - Semiconductor integrated circuit - Google Patents

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Description

4 576 五 '發明說明（1) 一種一種半導體積體電路’特別是有關於 邊能夠防止放電裝置在靜電放電時所 造成的靜電損壞。 η 靜…=!?積體電路之進步，及集積度之提高，因為 2 之⑽（靜電放電）…成為很重要的 口 又而5 ,藉由人體模型法（HBM )、機器模型法 及放電裝置模型法（CDM )可用以描述靜電損壞之 現:人體模型法為當-人體接觸一裝置時，由人备所累. 積之靜電何釋放至一裝置所造成之損壞。機器模型法之模 式為一金屬製成之機器及具有較高之電容及較低之放電電 阻與一裝置接觸所造成之靜電損壞。人體模型法及機器模 型法之計算係利用於裝置兩端之間施加靜電以造成放電。 ‘放電裝置模型法係利用一包裝或一裝置基座之累積電 射放電所造成之靜電損壞’例如摩擦裝置之兩端。 即使自動製造程序之進步，半導體積體裝置因為裝置 依據放電裝置模型法所述之在自動測試程序及電子之自動 集合程序中因為摩擦或接觸製造設備的而帶電，會發生製 造之缺陷。以下將介紹充電裝置模式CDM之靜電損壞於傳 統半導體積體電路及其一般之測量方法。參閱第17圖，半 導體積體電路3 00之輸入/輸出端302係耦接至MOS電晶體 3 04之閘極以組成一内部電路。MOS電晶體304之源極係經 由接地線306耦接至接地端308。 靜電保護元件310係耦接於輸入/輸出端302及接地端 308之間，而用以測試充電裝置模式之靜電損壞之輸入/輸
出端302係經由開關312而耦接至接地點。靜電保護元件 310係用來保護組成内部電路之M〇s電晶體3〇4以避免當外 部之靜電提供至輸入/輸出端3〇 2時所造成的損壞。同樣 的’此靜電保護元件3 1 〇用以保護機器模型法及人體模型 法所造成之靜電損壞。 相對的’在充電裝置模式中’其裝置之損壞係假設輪 入/輸出端之電壓降至接地電位，當裝置因為帶電..體而充 電之時’裝置之電荷係經由靜電保護元件3丨〇釋放至接地… 點。此時，參閱第17圖’於MOS電晶體耦接至輸入/輸出端 3 02之閘極所累積之電荷經由輸入/輸出端302釋放至接地 點。组成内部電路之MOS電晶體304之閘極所累積之電荷相 對於接地線3 0 6所累積之電荷來說相當的小，因此M〇s電晶 體304之閘極之電荷迅速流至接地點，因此電晶體304 之閘極係接地。結果’在内部電路之MOS電晶體之閘極及 源極之間具有大電位差’而導致介值之損壞。接地線3〇 6 之電阻R越大，越容易造成介值之損壞》 利用一測量以防止MOS電晶體3 0 4之閘極之介值損壞， 於MOS電晶體304之閘極及源極之附近提供一靜電保護元件 314以控制MOS電晶體304之閘極及源極之間的電位差於靜 電保護元件314之箱1制電壓（c 1 amp vo i tage )内》 此為 一般之測量以提供一靜電保護元件（CMD保護元件）以防 止充電裝置模式之靜電損壞。此傳統測量之例子係揭露於 『E 1 e c t r i c a 1 0 v e r s t r e s s / E 1 e c t r i c D i s c h a r g e Symposium proceedings. September 27-29, i^rai i^n Λ57697 五、發明說明（3) 1 988, PP.220-227。 相對的，在源極及接地線之間提供一M0S電容容易導 致介值的損壞。此現象可參閱第15及16圖。如第15圖所 示’半導體内部裝置201具有一内部電路208，周以供應電 源之電源線200之一端耦接至接地線202以供應接地電源。 具有控制提供至内部電路電源變動功能之MOS電容2 0 6係射 至於電源線200及接地線202之間，而接地線之另__端係耗 接至接地端2 0 4。如第1 5圖所示，接地端係經由一放電測 試開關21 0耦接至接地點。 如第16圖所示’在半導體積體電路2 οι*中，内部電路 208係搞接至電源線200及接地線202。内部電路2〇8包括一 耦接於電源線200及接地線200之間之MOS電容，而接地線 之另一端係轉接至接地端204 °再者’半導體積體電路'' 201包括一輸入/輪出端212，其經由靜電保護元件214耦 接至接地線202。同樣的，在第15圖中，輸入/輸出端 212 ’其經由放電測試開關2U耦接至接地線2〇2。 在此於大部分情況下提供一M0S電容2〇6以抑制提供於内部 電路電源之波動。 裝置201及201之電荷累積之放電如下；半導體積體 ^路裝置201所累積之電荷係藉由導通放電測試開關21〇而 由接地端204經由放電測試開關21〇放電至接地點。而 :積體電路裝置201’所累積之電荷係藉由導通放電測試開 關210而由輸入/輸出端212經由放電測試開關2ιι放電 地點。此時’半導體積體電路裝置2〇1累積於電容之接地
第7頁 ，457697_ 五、發明說明（4) 端202之電荷係由接地端204經由開關210放電，而累積於 電容之電源端200之電荷係經由耦接至電源線200之電路元 件放電。 在上述的情況中，當電容之接地線202由接地端204之 放電速度低於電容之電源線200由電路元件之放電速度 時，於肌3電容206之兩端產生電位差厶\『。若電位差么¥達 到介值崩潰電壓時，MOS電容之介值會損壞。 同樣的’在半導體積體電路裝置20Γ中，當電容之接 地線202由輸入/輸出端202經由靜電保護元件214之放電速 度低於電容之電源線2 〇〇由輸入/輸出端212經由電路元件 之放電速度時，於MOS電容2 06之兩端產生電位差Δν。若 電位差△ V達到介值崩潰電壓時，m〇S電容之介值會損壞。 半導體積體電路裝置2〇1’中之MOS電容兩端之電位差 △ V以一靜電保護元件214之箝制電壓低於半導體積體電路 裝置201中之MOS電容兩端之電位差。 習知有關於靜電保護元件之技術，提供一利用上述之 ΗΒΜ及ΜΜ之測量法及利用一接地線2〇2之線阻抗以抵抗靜電 損壞（ESD )係揭露於日本專利Hei 7_243 1 〇，日本發明公 開編號2650276 ’及日本未審查專利說明書Hei7 l8345?。 上述發明之差異在於半導體積體電路裝置之充電裝置 模式，其為本發明之主題。充電裝置模式之靜電損壞可測 試由放電裝置經由測試端所放電之累積電荷。 日本未審查專利說明書He i 7-1 83457描述當一具有快 速上昇之特定電壓（例wCDM)提供於一輸入端時-。然 ΐίΗΐ 457697 五、發明說明（5) 而’上述說明書僅述及因為HBM及MM之靜電損壞，並未包 括CDM所造成之靜電損壞。 因此，上述之日本專利Hei7_2431 〇 ’日本發明公開編 號2650276，及日本未審查專利說明書Hei7_1 83457並未揭 露本發明所述半導體積體電路裝置之⑶祕靜電崩潰，本發 明之半導體積體電路裝置的靜電崩潰之放電路徑與上述習 知技術並不相同。再者’在本發明中，在電源線及接地線 之間提供一MOS電谷以防止靜電崩潰，而習知技術係利用 MOD電晶體之閘極設置於輸入/輸出端及接地線之間。 有鑑於此，本發明的主要目的，在於提供一種於充電 裝置模式中改善抗靜電能力之半導體積體電路裝置，其於 欲保護元件之電源線及接地線之間提供一M〇s電容。 本發明之第一目的在於提供一種半導體積體電路裝 置’包括：一M0S電容，上述M0S電容之一端係耦接至電源 線以提供電源電壓，而上述電容之另一端係輕接至一 接地線以提供一接地電壓；一接地端，耦接至接地線；及 一靜電保護元件，在上述接地端及上述M〇s電容之間並聯 於上述M0S電容；其中，上述接地線於上述靜電保護元件 一端與上述接地線之連接點至上述接地端之間之線阻抗係 大於上述接地線於上述靜電保護元件—端與上述接地線之 連接點至上述接地線與上述M0S電容之另一端之連接點之 間之線阻抗。
第9頁 457697 五、發明說明（6) 柄接f電源線以提供電源電塵，而上述靜電保護元件之另 端4、耦接至一接地線以提供一接地電壓丨一接地端， 接至接地線，·及一 MOS電容， 祕-从“ 在上迷接地端及上述靜電保 護70件之間並一聯於上述靜電保護元件；其中，上述接地線 於上述M0S電容一端與上述接地線之連接點至上述接地端 之間之線阻抗係大於上述接地線於上述M0S電容一端盥上 述接地線之連接點至上述接地線與上述靜電保護元件之另 一端之連接點之間之線阻抗。 …本發明之第三目的，在半導體積體電路裝置中，除了 上述靜電保護元件耦接於上述接地端及上述M〇s電容一端 與上述接地線之連接點之間，並沒有其他的擴散層。 本，明之第四目的在於提供一種半導體積體電路裝 置，^括：一輸入/輸出端：一第一靜電保護元件，上述 第「靜電保護元件之-端係相接至上述輸入/輸出端而 上述第一靜電保護元件之另一端係耦接至一接地線以提供 一接地電壓；一M0S電容，上述M0S電容之一端係耦接至電 源線以提供電源電壓，而上述M〇s電容之另一端係耦接至 上述接地線；及一第二靜電保護元件，在上述第一靜電保 護元件及上述M0S電容之間並聯於上述M〇s電容；其中，上 述接地線於上述第一靜電保護元件之另一端與上述接地線 之連接點至上述第二靜電保護元件之一端與上述接地線之 連接點之間之線阻抗係大於上述接地線於上述第二靜電保 護兀件之一端與上述接地線之連接點至上盥 M〇S電容之另一端之連接點之間之線阻抗。 緣’、上尤
第10 I 457697 —-----:— t發明之第五目的在於提供一種半導體積體電路裝 笛一=祛.—輸入/輸出端：一苐一靜電保護元件，上述 哲電保護元件之一端係耦接至上述輸入/輸出端，而 一， 靜電保護元件之另一端係耦接至一接地線以提供 I接地電壓；一第二靜電保護元件，上述第二靜電保護元 >之一端係耦接至上述輸入/輸出端，而上述第二靜電保 4元件之另一端係耦接至—接地線以提供一接地電壓；及 M〇s電谷，在上述第一靜電保護元件及上述第二靜電保 護元件之間並聯於上述上述第二靜電保護元件；其中，上 述接地線於上述第一靜電保護元件之另一端與上述接地線 之連接點至上述MOS電容之一端與上述接地線之連接點之 間之線阻抗係大於上述接地線於上述M〇s電容之一端與上 述接地線之連接點至上述接地線與上述第二靜電保護元件 之另一端之連接點之間之線阻抗。 本發明之第六目的，在半導體積體電路裝置申，除了 上述第一靜電保護元件耦接於上述接地線於上述第一靜電 保護元件之另一端與上述接地線之連接點至上述M〇s電容 之-端與上述接地線之連接點之間，並沒有其他的擴散 本發明之第七目的在於提供一種半導體積體電路裝 置’ 3括/二山第·及第二共同接地線’用以提供接地電壓 及一輸入/輸出端，—藉'雪A3- -4¾ 靜電保護兀件，上述靜電保護元件 之一端係耦接至上述輪入/輸出端，而上述 之另一端係耦接至上述篦—炼地蟪.# 謾 上延笫一接地線，及一M〇s電容，上述
第11頁 五、發明說明（8) MOS電容之一端係耦接至電源線 MOS電容之另-端俜耦接棱供電源電I，而上述 二接地線並未耦接至上述餘入/认b按也線，其中上述第 接至上述第π& 3 輪出端，及一擴散層係耦 接至上述第—接地線於上述接地祸 述刪電容之另-端之連接點之間。m線與上 以接ί發二f八目的，上述電源線係耦接至電源端1 以接收一既疋電源電壓。 ⑺ 本發月之第九目的，上述電源線係 以：=一電源電壓，經由-電源轉換電 一電源電壓。 w <币 =發明之第十目的，上述電子保護元件箝制一箝制電 壓兩鈿=提供之箝制電壓，上述箝制電壓係低於肋^電^ 之介值崩潰電壓。 本發明之第十一目的，上述第二電子保護元件箝制一 箝制電壓兩端所提供之箝制電壓，上述箝制電壓 MOS電容之介值崩潰電壓。 —、 本發明之第十二目的，上述電子保護元件為一M〇S場 效電晶體’上述MOS場效電晶體之汲極係耦接至上述電源 線’而上述MOS場效電晶體之汲極及源極係耦接至接地 線0 本發明之第十三目的’上述第二電子保護元件為一 MOS場效電晶體，上述M〇s場效電晶體之汲極係耦接至上述 電源線’而上述M〇s場效電晶體之汲極及源極係輕接至接 地線。 - 4576 j 五'發明說明（9) 本發明之第十四目的，上述電子保護元件為一雙載子 電晶體，上述雙載子電晶體係藉由於一具有一第一導電塑 之基底形成具有相反於上述第一導電型之一第二導電塑之 緊鄰兩擴散層所組成。 本發明之第十五目的，上述第二電子保護元件為一雙 載子電晶體’上述雙載子電晶體係藉由於一具有一第一導 電型之基底形成具有相反於上述第一導電型之一第二導電 型之緊鄰兩擴散層所組成。 本發明之第十六目的，上述電子保護元件為—閘流 斋’上述閘流器係藉由於一具有一第一導電型之基底形成 分別具有上述第一導電型及相反於上述第一導電型之一第 二導電型之緊鄰兩擴散層所組成及藉由於上述具有一第一 導電型之基底形成分別具有上述第一導雷刮及相反於上述 第一導電型之一第二導電型之緊鄰兩擴散^形成一具有上 述第二導電型之井區。 本發明之第十七目的， 流器，上述閘流器係藉由於 成分別具有上述第一導電型 苐二導電型之緊鄰兩擴散層 —導電型之基底形成分別具 述第一導電型之一第二導電 上述第二導電型之井區。 上述第二電子保護元件為一閘 一具有一第一導電型之基底形 及相反於上述第一導電型之一 所組成及藉由於上述具有一第 有上述第一導電型及相反於上 型之緊鄰兩擴散層形成一具有
第13頁 4576b , 五、發明說明（ίο) 从π it:公拓丨目女 I·、上、k
為使本發明之上述目 下文特舉一較佳實施例， 下： 圖示說明： 第1圖係顯示根據本發明第一實施例之半導體積體電 置之結構囷。 第2圖線顯示根據第1圖之電源線之電源供應線之另一 第3圖係顯示根據本發明第二實施例之半導體積體電 路裝置之結構圖β 第4圖係顯示根據本發明第三實施例之半導體積體電 路裝置之結構圖。 第5圖係顯示根據本發明第四實施例之半導體積體電 路裝置之結構圖。 第6圖係顯示根據本發明第五實施例之半導體積體電 路裝置之結構圖。 第7圖係顯示第1圖之半導體積體電路裝置之主要部分
第14頁 4 5 7 6 9 7 五、發明說明（11) 結構之平面圖。 第8圖係顯示第7圖中沿著A-A’線之剖面圖。 第9圖係顯示第4圖之半導體積體電路裝置之主要部分 結構一例子之平面圖。 第1 0圖係顯示第9圖中沿著B-B ’線之剖面圖。 第11圖係顯示第4圖之半導體積體電路裝置之主要部 分結構之平面圖。 第12圖係顯示第11圖中沿著C-C’線之剖面圖。 第13圖係顯示第4圖之半導體積體電路裝置之主要部 分結構另一例子之平面圖。 第14圖係顯示第13圖中沿著D-D’線之剖面圖。 第15圖係顯示傳統半導體積體電路裝置之結構圖。 第16圖係顯示傳統半導體積體電路裝置另一例子之結 構圖。 第1 7圖係描述傳統半導體積體電路裝置以充電裝置模 式之靜電崩潰方塊圖。 第1 8圖係描述傳統半導體積體電路裝置之機械或以一 般測量之靜電崩潰方塊圖。 符號說明： 2〜放電測試開關，1 0〜電源線，1 2〜接地線，1 4〜 接地端，15〜接地端，16〜MOS電容，18〜靜電保護元 件，20〜内部電路，25〜電源轉換電路，30〜輸入/輸出 端，32〜靜電保護元件，34〜第一接地線，35〜第二接地 線，50〜N+擴散層，51〜接觸器，52〜N+擴散層，54〜閘
第15頁 五、發明說明（12) 極’ 56〜N+擴散層’ 58〜N+擴散層，60〜閘極，70〜N+擴 72〜N+擴散層，74〜N+擴散層，76〜N+擴散層，80 散層
” — •，^5 ^ ,6* IV W /百,〇 U 〜Ν+擴散層，82〜Ρ+擴散層，1〇〇〜ρ型半導體基底，1〇6 紹線路’110〜Ρ+擴散層’112〜ν+擴散層，120〜Ρ型井 區’122〜Ρ擴散層’124〜Ν+擴散層，136〜擴散層，300 〜半導體積體電路，302〜輸入/輸出端，304〜MOS電晶 體，306〜接地線，308〜接地端，31 〇〜靜電保護元件， 312〜開關，314〜靜電保護元件，2 0 0〜電源線，201〜 半導體内部裝置，202〜接地線，204〜接地端206〜MOS電 容，208〜内部電路，210〜放電測試開關，211〜放電測 試開關’212〜輸入/輸出端，214〜靜電保護元件 實施例： 在此，參閱圖示以揭露本發明之第一實施例。參閱第 I圖，第1圖係顯示根據本發明第一實施例之半導體積體電 路裝置之結構圖。根據第一實施例之半導體積體電路裝置 包括一内部電路20，其電源線1〇用以供應電源及接地線12 用以供應接地電壓。再者，接地線12係耦接至接地端14。 在此，為了說明CDM測試，上述接地端14係經由放電測試 開關接地。 如第1圖所不，提供一M〇s電容，上述_電容之一端 係耗接至電源線ίο ’而另―端絲接至—接地線12 一般是用以抑制提供於内部電路2〇之電源的變動。 一靜電保護元件（CDM保護元件）18，在上述接地端14及 上述MOS電容16之間並聯於上述M〇s電容16。 ’
第16頁 45769 五、發明說明（13) MOS電容16之一端及靜電保護元件18係耦接至接地線 12。因此’上述接地線於上述靜電保護元件18 一端與上述 接地線之連接點至上述接地端1 4之間之線阻抗r 1係大於上 述接地線於上述靜電保護元件18 一端與上述接地線之連接 點至上述接地線與上述肌5電容16之另—端之連接點之間 之線阻抗。 再者’根據本實施例之半導體積體電路裝置，其中除 了上述靜電保護元件耦接於上述接地端14及上述M0S電容 16 —端與上述接地線12之連接點之間，並沒有其他的擴散 層。 必須注意的是，電源線1 〇可直接耦接至供應既定電壓 之電源端，或者經由電源轉換電路25而耦接至電源端22以 提高或壓低電源，如第2圖所示。 根據本發明第一實施例之半導體積體電路裝置之放電 測試開關2因為帶電而導通時，儲存於電容之電荷由接地 端15經接地線12放電至接地點。此時，M〇S電容兩端之電 屋藉由靜電保護元件18而保持低於崩潰電壓之下。因此， 可避免MOS電容16靜電損壞。 、在此，接地線12之線阻抗必須考慮進去以保護電 容。因此’為了保護MOS電容被充電裝置模式之靜電損 壞’必須符合下列方程式（1 )。 一、
VC + R2 * i <VOX 其中VC係靜電保護元件18之箝制電壓，！為於靜電放 電測試時流經接地線12之線阻抗R2之電流，而⑽乂為丨丨的電
第17頁 4 57 u 五 '發明說明（14) 指出線阻抗越低越 容16之崩潰電壓。上述方程式（1 好，但必須大於零。 相對的’接地線1 2之線阻抗R1必須具有特定值。若線 阻抗R1為零’ MOS電容可能在靜電保護元件1 8開始箝制電 壓之前即崩潰。因此，為了有效保護M0S電容，線阻抗… 必須在一特定範圍以避免影響電路效果。當線阻抗越小越 好時’線阻抗R1及R2之間的關係必須為R1 >R2。 第7圖係顯示第1圖之半導體積體電路裝置之主要部分 結構之平面圖。而第8圖係顯示第7圖中沿著A„A，線之剖面 圖。在第7圖及第8圖中，MOS電容16係由形成於p型半導體 基底100之N+擴散層50及52及一閘極54所組成。 緊鄰MOS電容’ MOS電晶體（CDM保護元件）18係由彼 此相對之N+擴散層56及58及閘極6〇所組成。標號1〇4指出 内絕緣層，標號1 〇 6指出銘線路，而1 〇 8指岀一惰性層。n+ 擴散層50及52藉由一接觸器51連接並經由鋁線路至接 地線12，N+擴散層50及52藉由一接觸器51連接並經由鋁線 路1 0 6至接地線1 2 ’而閘極5 4係耦接至電源線1 〇。 N擴散層5 6 (源極）及閘極6 〇係經由銘線路1 〇 6共同 連接至接地線12 °N+擴散層58 (汲極）係經由鋁線路1〇6 耦接至電源線1 〇。 接著，藉由第3圖介紹根據本發明第二實施例之半導 體積體電路裝置。根據本發明第二實施例之半導體積體電 路裝置與第一實施例之差異處在於M0S電容16及靜電保護 几件18之位置’其並聯於電源線1〇及接地線12之間與第
第18頁 457697 五、發明說明（15) 一實施例相反。因此，在接地線，MOS電容1 6係耦接於接 地端14及靜電保護元件18並聯至靜電保護元件η ^而其他 部分與第一實施例相同而不予贅述。 與第一實施例相同’可利用Μ 0 S場效電晶體、雙載子 電晶體、閘流器及二極體作為靜電保護元件丨8。 MOS電容16及靜電保護元件18係耦接至接地線12及電 源線1 0。因此’上述接地線於上述MOS電容1 6 —端與上述 接地線之連接點至上述接地端1 4之間之線阻抗R3係大於上 述接地線於上述MOS電容16 —端與上述接地線之連接點至 上述接地線與上述靜電保護元件18之一端之連接點之間之 線阻抗R4。R3與R4之間之關係（R3 >R4 )係相同於第一實 施例中R1及R2之關係（R1 >R2 )。 再者，與第一實施例相同，根據本實施例之半導體積 體電路裝置1A，其中除了上述靜電保護元件18耦接於上述 接地端14及上述MOS電容16—端與上述接地線12之連接點 之間，並沒有其他的擴散層。 當放電測試開關2導通時，在半導體積體電路裝置ία 因帶電而充電之時，儲存於電容之電荷由接地端14經接地 線12放電至接地點。 此時’ MOS電容16兩端之電壓藉由靜電保護元件18而 保持低於崩潰電壓之下。因此，可避免MOS電容16靜電損 壞。 在此，與第一實施例相同，電源線1 0係耦接至提供電 源電壓之電源端，或經由電源電壓轉換電路2 5耦接至電源
IHI IH 第19頁 457697 " *---一- - 五、發明說明（16)^ ' -------— 端 2 2，如笛 Q eq ^ , 1fi；5韃φ 圖所不。當半導體積體電路袭置1 AiM0S電容 _ 保護元件18設置為與第一實施例相反之位置’其 ’’圖及剖面圖係省略以精簡說明。 道=閱第4圖，第4圖係顯示根據本發明第三實施例之半 體電路裝置之結構圖。根據第三實施例之半導體積 9 '路鞮置1Β包括一輸入/輸出端3〇，一靜電保護元件 3 -其端係耦接至上述輸入/輸出端30 ’而另一端係耦 接至一接地線12以提供一接地電壓；一MOS電容1 6，其一· 端係耦接至電源線以提供電源電壓，而上述M〇s電容丨6之 另一端係耦接至上述接地線12。輸入/輸出端3〇係經由供 CDM測試之放電測試開關3耦接至接地端。在此，輸入/輸 出端30為一輸入端，輸出端，或同時具有輸入及輸出之端 子（I/O )。 靜電保護元件18 (CDM保護電路）於接地端及j(〇s電容 16之間並聯於MOS電容。靜電保護元件18用以箝制MOS電容 兩端之電壓’使其低於M 〇s電容16之崩潰電壓《靜電保護 元件32係用以防止ΗΜΒ及ΜΜ模式所產生之靜電損壞，但靜 電保護元件18係用以防止CDM模式所產生之靜電損壞，與 第一實施例及第二實施例相同。 再者’ MOS電容16及靜電保護元件18係耦接於電源線 10及接地線12之間，上述接地線12於上述靜電保護元件18 之另一端與上述接地線12之連接點至上述靜電保護元件 之一端與上述接地線1 2之連接點之間之線阻抗R 5係大於上 述接地線12於上述靜電保護元件32之一端與上述接地線i 2
457697 五、發明說明（17) 之連接點至上述接地線12與上述MOS電容16之另一端之連 接點之間之線阻抗R 6。 再者’根據本實施例之半導體積體電路裝11B，其中 除了上述靜電保護元件18耦接於上述靜電保護元件32與上 述接地線12之連接點及上述電容16 —端與上述接地線 12之連接點之間，並沒有其他的擴散層。 在本實施例中’電源線1 〇係直接耦接至提供電源之電 源端’或經由電源電壓轉換電路25耦接至電源端22，如第. 2圖所示。 當放電測試開關2導通時’在半導體積體電路裝置1 a 因帶電而充電之時，儲存於電容之電荷由接地端14經接地 線12放電至接地點。此時，M0S電容16兩端之電壓藉由靜 電保護元件18而保持低於崩潰電壓之下。因此，可避免 MOS電容16靜電損壞。而{?5與R6之間之關係（R5>R6 )係 相同於第一實施例中R1及R2之關係（R1>R2)。 接著，藉由第5圖介紹根據本發明第四實施例之半導 體積體電路裝置。根據本發明第四實施例之半導體積體 路裝置ic與第三實施例之差異處在於M0S電容16及靜電保 護疋件18之位置，其並聯於電源線1〇及接地線12之間與 第一實施例相反。因此，在接地線，M〇s電容丨6係耦接於 接地端14及靜電保護元件18並並聯至靜電保護元件“ ◊而 其他部分與第一實施例相同而不予贅述。 雙載子電晶體、閘流 再者’可利用Μ 0 S場效電晶體 器及二極體作為靜電保護元件丨8。
457697 五、發明說明（18) MOS電容16及靜電保護元件18係耦接至接地線12及電 源線1 0。因此，上述接地線於上述靜電保護元件32 —端與 上述接地線之連接點至上述接地線與MOS電容16之連接點 之間之線阻抗R7係大於上述接地線於上述電容1 6之連 接點至上述接地線與上述靜電保護元件1 8之一端之連接點 之間之線阻抗R8。R7與R8之間之關係（R7 >R8 )係相同於 第一實施例中R1及R2之關係（R1>R2)。 再者，與第三實施例相同，根據本實施例之半導體積 體電路裝置1C ’其中除了上述靜電保護元件is耦接於上述 接地端14及上述MOS電容16 —端與上述接地線12之連接點 之間’並沒有其他的擴散層。 當放電測試開關3導通時，在半導體積體電路裝置1 β 因帶電而充電之時’儲存於電容之電荷由接地端14經接地 線12放電至接地點。 此時，MOS電容16兩端之電壓藉由靜電保護元件18而 保持低於崩潰電壓之下。因此，可避免M〇s電容16靜電損 壞。 在此’電源線1 0係耦接至提供電源電壓之電源端，或 經由電源電壓轉換電路25耦接至電源端22，如第2圖所 示。 第9圖係顯示第三實施例之半導體積體電路裝置之主 要部分結構之平面圖。而第丨〇圖係顯示第9圖中沿著6_8， 線之剖面圖。在第9圖及第1〇圖中，M〇s電容16係由形成於 P型半導體基底100之妒擴散層50及52及一閘極54所組成。
第22頁 457697 五、發明說明（19) 緊鄰MOS電容16 ’雙載子電晶體（CDM保護元件）18係 由彼此相對設置於P型半導體基底之N+擴散層70及72所組 成。標號104指出内絕緣層’標號1〇6指出鋁線路，而1〇8 指出一惰性層。N+擴散層50及5 2藉由一接觸器51連接並經 由銘線路106至接地線12，N+擴散層50及52藉由一接觸器 51連接並經由鋁線路106至接地線12，而閘極54係耦接至 電源線1 0。 N+擴散層70係經由鋁線路1〇6耦接至接地線12，而N+擴 散層72係經由鋁線路1 〇6耦接至電源線1 〇。 再者’如第9圖所示，雙載子電晶體（cdm保護元件） 1 8係由彼此相對設置之w擴散層74及76所組成《此雙載子 電晶體包括靜電保護元件32，N+擴散層74係耦接至接地線 12，而N+擴散層76係耦接至輸入/輸ώ端30。如第9圖所 不’内部電路34之線路係耦接至輸入/輸出端3〇及靜電保 護元件32。 第11囷係顯示第三實施例之半導體積體電路裝置“另 —例子之主要部分結構之平面圖。而第丨2圖係顯示第丨丨圖 中沿著C-C’線之剖面圖。此例子與第9、丨〇圖所示例子之 不同在於第11圖使用之靜電保護裝置（CDM單元）18為一 閘流器，其包括一P+擴散層11〇、N+擴散層112 1型井區、 P+擴散層122及N+擴散層124，其中P+擴散層ι10&Ν+擴散層 112係彼此相對設置於p型基底1〇〇，而p+擴散層122及n+擴 散層124係彼此相對設置於p型基底1〇〇之p型井區12〇，並 緊鄰设置於N+擴散層11 2。而其他元件及標號皆相同而不
457697 五、發明說明（20) 予贅述。 P+擴散層110及N+擴散層112係耦接至接地線，而P擴 散層122及N+擴散層124係耦接至電源線10。其中上述組成 閘流器之P+層及N+層並非第1 3圖之限制，P+擴散層、N+擴散 層及N型井區可根據閘流器之結構而隨意設置。 第13圖係顯示第三實施例之半導體積體電路裝置IBS 一例子之主要部分結構之平面圖。而第1 4圖係顯示.第1 3圖 中沿著B-B’線之剖面圖。此例子與第9圖所示例子之不同 在於第11圖使用緊鄰於彼此相對設置於P型基底1 0 0之N+擴 散層80及P+擴散層82之PN二極體。而其他部分與第9圖相 同而不予贅述。而N+擴散層80係經由鋁線路106至電源線 1〇而P+擴散層82係耦接至接地線12。 接著，藉由第5圖介紹根據本發明第四實施例之半導 體積體電路裝置1C，其元件皆與第三實施例相同，除了 MOS電容與靜電保護元件1 8之位置係相反，此實施例之平 面囷及剖面圖係省略。 第6圖係顯示根據本發明第五實施例之半導體積體電 路裝置1D。如第6圖所示，半導體積體電路裝置1D包括一 輸入/輸出端30及一接地端14。半導體積體電路裝置1D更 包括一第一接地線3 4以供應接地電壓及一第二接地線35， 其耦接至第一接地線至接地端以供應接地電源。 半導體積體電路裝置1D包括一靜電保護元件32，上述 靜電保護元件32之一端係耦接至上述輸入/輪出端30，而 上述靜電保護元件之另一端係耦接至上述第一接地線34 ;
第24頁 457697 五、發明說明（21) 及一MOS電容，上述MOS電容之一端係耦接至電源線10以提 供電源電壓，而上述MOS電容之另一端係耦接至上述第二 接地線35。一擴散層136係耦接至上述第二接地線3 5於上 述接地端1 4及MOS電容1 6之間。再者’輸入/輸出端子係經 由執行CDM測試之放電測試開關3而耦接至接地點。 當以CDM測試本實施例之半導體積體電路裝置1D時， 累積於電容第一接電線之電荷係經由保護電路32放電。而 累積於電容第二接電線之電荷係由輸入/輸出端經保護電 路3 2放電。此時，當擴散層136耦接至第二接地電路35， 半導體積體電路裝置之電荷係放電。因此，產生於MOS電 容兩端之電位差係減少。因此，可避免MOS電容靜電損 壞。 ' 在此’電源線1 0係耦接至提供電源電壓之電源端，或 經由電源電壓轉換電路25耦接至電源端22。
根據本發明第五實施例之半導體積體電路裝置，M0S 電容可預防CDM模式之電荷而無須另外提供靜電保護元件 以保護MOS電容。 CDM靜電保護元件並未限制於M〇s場效電晶體' 雙載子 =晶體、閘流器或二極體。得結合上述元件或其他元件以 2進其效能。再者’電源線及接地線並非受限於鋁線路， :使用其他之材料，如鋼。而電源線及接地線並非需以同 樣材料製作，且得以不同製程製作。 —本發明雖以一較佳實施例揭露如上，然其並非用以限 疋發明，任何熟習此項技藝者，在不脫離本發纟月之精神
第25頁

Claims (1)

  1. 457β 號 89113660 ?〇年 8 月 日_修正夂 六、申請專利範圍 1· 一種半導體積體電路裝置，包括： 一 MOS電容，上述MOS電容之一端係耦接至電源線以提 供電源電壓’而上述MOS電容之另一端係耦接至一接地線 以提供一接地電壓； 一接地端，耦接至接地線；及 一靜電保護元件’在上述接地端及上述MOS電容之間 並聯於上述MOS電容； 其中’上述接地線於上述靜電保護元件—端與上述接 地線之連接點至上述接地端之間之線阻抗係大於上述接地 線於上述靜電保護元件一端與上述接地線之連接點至上述 接地線與上述MOS電容之另一端之連接點之間之線阻抗。 2. —種半導體積體電路裝置，包括： 一靜電保護元件，上述靜電保護元件之一端係耦接至 電源線以提供電源電壓，而上述靜電保護元件之另一端係 耦接至一接地線以提供一接地電壓； 一接地端，耦接至接地線；及 一 MOS電容’在上述接地端及上述靜電保護元件之間 並聯於上述靜電保護元件； 其中’上述接地線於上述MOS電容一端與上述接地線 之連接點至上述接地端之間之線阻抗係大於上述接地線於 上述MOS電容一端與上述接地線之連接點至上述接地線與 上述靜電保護元件之另一端之連接點之間之線阻抗。 3.如申請專利範圍第1或2項所述之半導體積體電路裝 置’其中除了上述靜電保護元件耦接於上述接地端及上述 MOS電容一端與上述接地線之連接點之間，並沒有其他的
    2162-3328-PFl : Robert.ptc 第27頁 5769 7 ---- 案號 89113660_年月 B_修正_ 六、申請專利範圍 擴散層。 4. 一種半導體積體電路裝置，包括： 一輸入/輸出端： 一第一靜電保護元件，上述第一靜電保護元件之一端 係相接至上述輸入/輸出端，而上述第一靜電保護元件之 另—端係耦接至一接地線以提供一接地電壓； 一 MOS電容’上述MOS電容之一端係耦接至電源線以提 供電源電壓，而上述M0S電容之另一端係耦接至上述接地 線；及 一第二靜電保護元件，在上述第一靜電保護元件及上 述MOS電容之間並聯於上述M0S電容； 其中’上述接地線於上述第一靜電保護元件之另一端 與上述接地線之連接點至上述第二靜電保護元件之一端與 上述接地線之連接點之間之線阻抗係大於上述接地線於上 述第二靜電保護元件之一端與上述接地線之連接點至上述 接地線與上述MOS電容之另一端之連接點之間之線阻抗。 5. —種半導體積體電路裝置，包括： 一輪入/輸出端： ,一第—靜電保護元件，上述第一靜電保護元件之一端 係耦接至上述輸入/輸出端，而上述第一靜電保護元件之 另一端係耦接至一接地線以提供一接地電壓； 一第二靜電保護元件，上述第二靜電保護元件之一端 係耦接至上述輸入/輸出端，而上述第二靜電保護元件之 另一端係耦接至一接地線以提供—接地電壓；及
    457697 - 案號 89113660 年月曰 修正 六、申請專利範圍 電保護元件之間並聯於上述上述第二靜電保護元件； 其中’上述接地線於上述第一靜電保護元件之另一端 與上述接地線之連接點至上述M0S電容之一端與上述接地 線之連接點之間之線阻抗係大於上述接地線於上述電 容之一端與上述接地線之連接點至上述接地線與上述第二 靜電保護元件之另一端之連接點之間之線阻抗。 6. 如申請專利範園第4或5項所述之半導體積體電路裝 置’其中除了上述第一靜電保護元件耦接於上述接地線於 上述第一靜電保護元件之另一端與上述接地線之連接點至 上述M OS電容之一端與上述接地線之連接點之間，並沒有 其他的擴散層。 7. 如申請專利範園第4或5項所述之半導體積體電路裝 置，包括： 一第一及第二共同接地線，用以提供接地電壓及一輸 入/輸出端； 一靜電保護元件，上述靜電保護元件之一端係耦接至 上述輸入/輸出端’而上述靜電保護元件之另一端係耦接 至上述第一接地線；及 一MOS電容，上述MOS電容之一端係耦接至電源線以提 供電源電壓，而上述MOS電容之另一端係耦接至上述第二 接地線； 其中上述第二接地線並未相接至上述輸入/輸出端， 及一擴散層係耦接至上述第二接地線於上述接地端及上述 第二接地線與上述MOS電容之另一端之連接點之間。 8_如申請專利範圍第1或2項所述之半導體積體電路裝
    2162-3328-FF1 · Robert,ptc 第29頁 -- 案號89113660_ 年月 8 修正___ 六、申請專利範圍 置’其中上述電源線係耦接至電源端，用以接收一既定電 源電壓。 9. 如申請專利範圍第1或2項所述之半導體積體電路裝 置’其中上述電源線係耦接至電源端，用以接收一第一電 源電壓’經由一電源轉換電路轉換上述第一電源電壓。 10. 如申請專利範圍第1或2項所述之半導體積體電路 裝置，其中上述電子保護元件箝制一箝制電壓兩端所提供 之箝制電壓，上述箝制電壓係低KM〇S電容之介值崩潰電 壓。 Π.如申請專利範圍第4或5項所述之半導體積體電路 裝置’其中上述第二電子保護元件箝制一箝制電壓兩端所 提供之箝制電壓’上述箝制電壓係低於M〇s電容之介值崩 潰電壓。 12·如申請專利範圍第丨或2項所述之半導體積體電路 裝置’其中上述電子保護元件為一M〇s場效電晶體，上述 MOS場效電晶體之汲極係耦接至上述電源線，而上述場 效電晶體之没極及源極係耦接至接地線。 13. 如申請專利範圍第4或5項所述之半導體積體電路 裝置，其中上述第二電子保護元件為一M〇s場效電晶體， 上述MOS場效電晶體之汲極係耦接至上述電源線，而上述 MOS場效電晶體之汲極及源極係耦接至接地線。
    2162-3328-PF1 ίRobert,pic 第30頁 14. 如申相專利範圍第丨或2項所述之半導體積體電路 ^其中上述電子保護元件為一雙載子電㈣，上述雙 載子電晶體係藉由协―具有1 —導電型之基底形成具有 457697 修正 案號 六'申請專利範团 組成。 15_如申請專利範圍第4或5項所述之半導體積體電路 裝置，其中上述第二電子保護元件為一雙載子電晶體，上 述雙載子電晶體係藉由於一具有一第一導電型之基底形成 具有相反於上述第一導電型之一第二導電型之緊鄰兩擴散 層所組成。 16·如申請專利範圍第1或2項所述之半導體積體電路 裝置，其中上述電子保護元件為一閘流器，上述閘流器係 藉由於一具有一第一導電型之基底形成分別具有上述第一 導電型及相反於上述第一導電型之一第二導電型之緊鄰兩 擴散層所組成及藉由於上述具有一第一導電型之基底形成 分別具有上述第一導電型及相反於上述第一導電型之一第 二導電型之緊鄰兩擴散層形成一具有上述第二導電型之 區。 17.如申請專利範圍第4或5項所述之半導體積體電路 裝置，其中上述第二電子保護元件為一閘流器，上述閘流 器係藉由於一具有一第一導電型之基底形成分別具有上述 第一導電型及相反於上述第一導電型之一第二導電型之緊 鄰兩擴散層所組成及藉由於上述具有一第一導電型之基底 形成分別具有上述第一導電型及相反於上述第一導電型之 一第二導電型之緊鄰兩擴散層形成一具有上述第二導電型 之井區。 18·如申請專利範圍第丨或2項所述之半導體積體電路 裝置’其中上述電子保護元件為—二極體，上述二極體係 藉由於一具有一第一導電型之基底或一井區形成分別具有
    修正 45769 , 第二導電型 六、申請專利範圍 上述第一導電型及相反於上述第〆導電变之 之緊鄰兩擴散層所組成。 19.如申請專利範圍第4或5項所述之半導體積體電路 裝置’其中上述第二電子保護元件為一二極想’上述二極 難係藉由於一具有一第一導電型之基底或一井區形成分別 具有上述第一導電型及相反於上述第一導雷创之一篦-專 電型之緊鄰兩擴散層所組成。 導電i之第一導
    第32頁
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