CN114361157B

CN114361157B - 提升驱动装置静电放电能力的方法及驱动装置

Info

Publication number: CN114361157B
Application number: CN202210275458.2A
Authority: CN
Inventors: 蔡水河; 吴坤泰
Original assignee: Changzhou Xinsheng Semiconductor Technology Co ltd
Current assignee: Changzhou Xinsheng Semiconductor Technology Co ltd
Priority date: 2022-03-21
Filing date: 2022-03-21
Publication date: 2022-07-12
Anticipated expiration: 2042-03-21
Also published as: CN114361157A

Abstract

本发明公开了一种提升驱动装置静电放电能力的方法及驱动装置，驱动装置包含电路基板以及驱动晶片；电路基板包括晶片设置区、连接至一电源端的一第一传输路径以及连接至一地端的一第二传输路径；驱动晶片包括多个连接垫以及分别耦接至多个连接垫的多个静电放电电路；多个连接垫分别耦接至该晶片设置区上对应之多个设置垫；其中，一第一静电放电路径将多个静电放电电路之正端连接至该电源端；其中，该第一传输路径与该第一静电放电路径并联设置。该驱动装置具有在不增加驱动晶片本体的抗静电/静电放电能力的情况下，提升驱动装置整体的抗静电/静电放电能力的优点。

Description

提升驱动装置静电放电能力的方法及驱动装置

技术领域

本发明属于晶片驱动装置技术领域，具体涉及一种提升驱动装置静电放电能力的方法及驱动装置。

背景技术

静电保护能力对于提升产品的安全性及耐用度都是相当重要的指标之一。在例如显示器的领域中，作为连接玻璃基板以及主电路板桥梁的驱动装置上的驱动晶片非常容易受到静电（例如，来自生产线环境、组装过程或使用环境）的影响而损坏。因此，驱动晶片中通常会设置静电保护电路来保护驱动晶片。然而，随着驱动晶片的输出/输入数量的增加，所需要的静电保护电路的面积也会随之增加（例如，晶片内布线的线宽增加导致面积增加），进而增加了驱动晶片成本。

因此，如何在驱动晶片的输入/输出日益增加的情况中，控制花费在静电保护上的成本将会是本领域所要发展的重大课题。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。

为此，本发明提出一种提升驱动装置静电放电能力的方法及驱动装置，该驱动装置具有在不增加驱动晶片本体的抗静电/静电放电能力的情况下，提升驱动装置整体的抗静电/静电放电能力的优点。

根据本发明实施例的驱动装置，包含：一电路基板，包括：一晶片设置区；以及连接至一电源端的一第一传输路径；以及一驱动晶片，包括：多个连接垫，分别耦接至该晶片设置区上对应之多个设置垫；以及多个静电放电电路，分别耦接至多个连接垫；其中，一第一静电放电路径将多个静电放电电路之正端连接至该电源端；其中，该第一传输路径与该第一静电放电路径并联设置。

根据本发明一个实施例，该电路基板还包括连接至一地端的一第二传输路径；并且该驱动晶片还包括将多个静电放电电路之负端连接至该地端的一第二静电放电路径；该第二传输路径与该第二静电放电路径并联设置。

根据本发明一个实施例，该第一传输路径的阻抗小于该第一静电放电路径的阻抗，并且该第二传输路径的阻抗小于该第二静电放电路径的阻抗。

根据本发明一个实施例，该电路基板为软性电路板。

根据本发明一个实施例，当静电发生于多个静电放电电路中任一者上时，静电电流经由该第一传输路径与该第一静电放电路径的至少一部分流入一静电保护电路后，再经一地端流出。

根据本发明一个实施例，该驱动晶片还包括多个放电连接垫，分别连接多个静电放电电路之正端；多个放电连接垫分别连接至该第一传输路径。

根据本发明一个实施例，一种提升驱动装置静电放电能力的方法，其特征在于，包含：

设置一驱动晶片至一电路基板的一晶片设置区上，其中该驱动晶片具有分别耦接至该晶片设置区上之多个设置垫的多个连接垫，以及分别耦接至多个连接垫的多个静电放电电路；

电路基板上形成连接至一电源端的一第一传输路径以及连接至一地端的一第二传输路径；

该驱动晶片中具有将多个静电放电电路之正端连接至该电源端的一第一静电放电路径，将该第一传输路径与一第一静电放电路径并联设置；以及

该驱动晶片中具有将多个静电放电电路之负端连接至该地端的一第二静电放电路径，将该第二传输路径与一第二静电放电路径并联设置。

根据本发明一个实施例，该电路基板为软性电路板。

本发明的有益效果是，本发明基于将电路基板上的第一传输路径、第二传输路径与驱动晶片中的第一静电放电路径、第二静电放电路径并联设置，来降低第一静电放电路径及/或第二静电放电路径的阻抗。借此达到提升驱动装置整体的抗静电/静电放电能力的目的。

本发明的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

本发明的上述和/或附加的方面和优点从下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为本发明一实施例中驱动装置用于显示器的示意图；

图2为本发明一实施例中电路基板以及驱动晶片于驱动装置中设置的示意图；

图3为本发明一实施例中静电放电路径的线路图；

图4A为本发明一实施例中静电放电路径与静电发生位置的关系线路图；

图4B为本发明一实施例中静电放电路径与静电发生位置的关系线路图；

图5为本发明一实施例中电路基板以及驱动晶片于驱动装置中设置的示意图；

图6为本发明一实施例中驱动方法的流程图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

对本文中使用诸如「第一」、「第二」等名称的元件的任何引用通常不限制这些元件的数目或顺序。相反，这些名称在本文中用作区分两个或更多个元件或元件实例的便利方式。因此，应当理解的是，请求项中的名称「第一」、「第二」等不一定对应于书面描述中的相同名称。此外，应当理解的是，对第一和第二元件的引用并不表示只能采用两个元件或者第一元件必须在第二元件之前。关于本文中所使用之『包含』、『包括』、『具有』、『含有』等等，均为开放性的用语，即意指包含但不限于。

术语「耦接」在本文中用于指代两个结构之间的直接或间接电耦接。例如，在间接电耦接的一个示例中，一个结构可以经由电阻器、电容器或电感器等被动元件被耦接到另一结构。

在本发明中，词语「示例性」、「例如」用于表示「用作示例、实例或说明」。本文中描述为「示例性」、「例如」的任何实现或方面不一定被解释为比本发明的其他方面优选或有利。如本文中关于规定值或特性而使用的术语「大约」、「大致」旨在表示在规定值或特性的一定数值（例如，10%）以内。

请参照图1，本发明的驱动装置10可以例如用于显示器中。具体来说，驱动装置10可以有多个输入端Pin及多个输出端Pout，输入端Pin及输出端Pout分别通过讯号传输线TL耦接至驱动晶片101的对应连接垫/脚位Pad上。当驱动装置10配置于显示器中时，输入端Pin及输出端Pout分别连接显示器的主电路板20以及显示面板（玻璃基板）30。然而本发明的驱动装置10，不应受限于其应用范围，任何合适的应用领域皆应属本发明之范畴。此外，图1所示的输入端Pin及输出端Pout数量以及讯号传输线TL的布局方式仅是示例，并非要限制本发明。

请参照图2，图2说明本发明的驱动装置10，包含电路基板102以及驱动晶片101。电路基板102包括晶片设置区1021、连接至一电源端PW的第一传输路径L1以及连接至接地端GN的第二传输路径L2。驱动晶片101包括多个连接垫Pad1, …, Padn以及分别耦接至多个连接垫的多个静电放电电路ESD1, …, ESDn。多个连接垫Pad1, …, Padn分别耦接至晶片设置区1021上对应之多个设置垫（图2中与多个连接垫Pad1, …, Padn叠合。然而，多个设置垫可以依情况大于或小于多个连接垫Pad1, …, Padn）。其中，第一静电放电路径L3将静电放电电路ESD1, …, ESDn之正端ESDp1, …, ESDpn连接至电源端PW。其中，第一传输路径L1与第一静电放电路径L3并联设置。

具体来说，电路基板102可以为硬式的（例如，玻璃纤维为基板的印刷电路板）或是具有可挠性的软性电路板（例如，用于薄膜覆晶COF结构的软性电路板）。驱动晶片101可以通过焊接或是脚位接合等方式设置于晶片设置区1021。须说明的是，本发明并不受限于驱动晶片101上连接垫的数量以及静电放电电路的数量，图1所绘制的示例仅是用来说明，驱动晶片101上连接垫的数量以及静电放电电路的数量可以依照实际需求来选择不同型号/规格。晶片设置区1021亦可以根据所选择的驱动晶片101的封装方式、输出/输入脚位定义、形状来调整晶片设置区1021的大小、样式或设置垫的安排方式等等。此外，电路基板102上的第一传输路径L1与第二传输路径L2可以例如通过在电路基板上产生迹线（trace）或是利用导线直接进行连接而形成。

电路基板102上的第一传输路径L1与第二传输路径L2以及驱动晶片101上的第一静电放电路径L3可以简化为图3所示。请参照图3，连接垫Padn耦接至静电放电电路ESDn。静电放电电路ESDn可以为两个二极体Dpn、Dnn，连接垫Padn耦接至二极体Dpn的阳极（Anode）及二极体Dnn的阴极（Cathode）。此外，于一实施例中，驱动装置10的驱动晶片101还包含将静电放电电路ESD1, …, ESDn之负端ESDn1, …, ESDnn连接至接地端GN的第二静电放电路径L4，并且第二传输路径L2与第二静电放电路径L4并联设置。然而，本发明的静电放电电路ESDn不应受限于图3所示，且本领域具通常知识者可以任意调整/增加主动元件或被动元件。且静电放电电路元件亦可采用例如瞬态抑制二极体（TVS）或其他本领域习知的电路元件及/或架构。

静电放电电路ESD1的触发电压TV₁与静电放电电路ESDn的触发电压TV_n如下式表示：

其中，

、

表示为二极体Dp1、Dpn的导通电压，

为静电放电电路的钳位（clamp）电压。Dp1、Dpn的导通电压

、

及/或静电放电电路的钳位电压

可以通过晶片制程参数或元件参数进行预设。根据上述公式可以得知，静电放电电路ESD1-ESDn的触发电压TV₁-TV_n将会与静电放电电路ESD1-ESDn的静电电流疏导路径的电阻相关。换句话说，当静电EC发生于静电放电电路ESD1-ESDn中任一者或其对应的连接垫上时，静电电流

经由该第一传输路径与该第一静电放电路径L3的至少一部分自地端流出。举例来说，如图4A所示，当静电EC发生于静电放电电路ESD1时，静电电流

流经第一传输路径L1的一段L11及第一静电放电路径L3的一段L31，所以静电电流

流经路径的阻抗为第一传输路径L1的一段L11的阻抗

并联第一静电放电路径L3的一段L31的阻抗

。如图4B所示，而当静电EC发生于静电放电电路ESDn时，静电电流

流经整个第一传输路径L1及整个第一静电放电路径L3，此时静电电流

流经路径的阻抗为第一传输路径L1的阻抗

并联第一静电放电路径L3的阻抗

。须说明的是，上述举例静电疏导路径仅是举例，部分静电情况（例如，静电与接触垫的相对电压方向、静电出现位置等等）亦可经由第二传输路径L2与第二静电放电路径L4疏导。在此并不赘述。于一实施例中，静电电流流入静电保护电路（例如，功率钳位（Power clamp）等电路）后，再经地端（相对于静电保护电路的输入端电位最低/较低者）流出。

承上所述，驱动晶片101内的第一静电放电路径L3与第二静电放电路径L4是在晶片制造/封装时已形成，所以第一静电放电路径L3与第二静电放电路径L4的阻抗并没有办法根据需求有所调整，仅能通过更换元件等方式进行调整。因为第一静电放电路径L3与第二静电放电路径L4的阻抗值调整不易。并且如果将第一静电放电路径L3与第二静电放电路径L4的阻抗值调整至需求阻抗则可能例如需要较大的晶片面积或投入其他成本。所以可以通过调整电路基板102上的第一传输路径L1与第二传输路径L2的阻抗，并分别与第一静电放电路径L3与第二静电放电路径L4并联，来减少静电电流

流过路径的阻抗值。于一实施例中，第一传输路径L1的阻抗小于该第一静电放电路径L3的阻抗，并且该第二传输路径L2的阻抗小于该第二静电放电路径L4的阻抗。于一实施例中，第一传输路径L1与第二传输路径L2的材料较佳为铜等导电率较佳的良导体。

于一实施例中，如图5所示，驱动晶片101还包括多个放电连接垫EPad1,…,EPadn。放电连接垫EPad1,…, EPadn分别连接静电放电电路之正端ESDp1, …, ESDpn。放电连接垫EPad1,…, EPadn分别连接至第一传输路径L1。此外，对于接地端，驱动晶片101也可以设置接地连接垫GPad1,…, GPadn，并通过第二传输路径L2串联接地连接垫GPad1,…,GPadn。通过此设置，可以使驱动晶片101的内部线路与电路基板102上所布置好的迹线（例如，连接到电源端的第一传输路径L1及/或连接到地端的第二传输路径L2）连接。对于此实施例，电路基板102的晶片设置区1021还可以设置对应放电连接垫EPad1,…, EPadn以及接地连接垫GPad1,…, GPadn的设置垫（未示于图中），并通过焊接等方式将布局好的迹线与放电连接垫EPad1,…, EPadn以及接地连接垫GPad1,…, GPadn连接。须说明的是，图5所示出的放电连接垫EPad1,…, EPadn以及接地连接垫GPad1,…, GPadn的数量以及布局方式仅是示例并非要限制本发明。

于另一方面，请参照图，图6说明一种提升驱动装置静电放电能力的方法，包含：步骤S1，设置驱动晶片至电路基板的晶片设置区上，其中该驱动晶片具有分别耦接至该晶片设置区上之多个设置垫的多个连接垫，以及分别耦接至多个连接垫的多个静电放电电路。须说明的是，本方法并不受限于驱动晶片设置于电路基板的晶片设置区上的方式（例如，焊接或以脚位插入等）。较佳而言，驱动晶片设置于电路基板的晶片设置区上后，将会使驱动晶片的输入/输出（连接垫）与电路基板上预设的线路进行连接，以正常使用此驱动晶片。

步骤S2电路基板上形成连接至电源端的第一传输路径以及连接至地端的一第二传输路径；步骤S3，该驱动晶片中具有将多个静电放电电路之正端连接至该电源端的一第一静电放电路径，将该第一传输路径与一第一静电放电路径并联设置；以及步骤S4，该驱动晶片中具有将多个静电放电电路之负端连接至该地端的一第二静电放电路径，将该第二传输路径与一第二静电放电路径并联设置。须说明的是，本发明不应受限于方法步骤顺序，任何本领域具通常知识者可以根据电路制程技术将本发明所述技术顺序加以调整。举例来说，第一传输路径与第二传输路径等也可以在驱动晶片设置于电路基板前，就已在电路基板上形成，待驱动晶片设置于电路基板后，第一传输路径即与第一静电放电路径并联设置，并且（同时地）第二传输路径与第二静电放电路径并联设置。因此，任何本领域通常知识者基于本文的内容对于本发明之方法的实施顺序进行合适调整皆应属于本发明之范畴。

提供对本发明的先前描述以使得本领域具通常知识者能够制作或实施本发明。对于本领域具通常知识者来说，对本发明的各种修改将是很清楚的，并且在不脱离本发明的精神或范围的情况下，本文中定义的一般原理可以应用于其他变化。因此，本发明不旨在限于本文中描述的示例，而是符合与本文中发明的原理和新颖特征一致的最宽范围。

Claims

1.一种驱动装置，其特征在于，包含：

一电路基板，包括：

一晶片设置区；以及

连接至一电源端的一第一传输路径；以及

一驱动晶片，包括：

多个连接垫，分别耦接至该晶片设置区上对应之多个设置垫；以及

多个静电放电电路，分别耦接至多个连接垫；

其中，一第一静电放电路径将多个静电放电电路之正端连接至该电源端；

其中，该第一传输路径与该第一静电放电路径并联设置。

2.根据权利要求1所述的驱动装置，其特征在于，该电路基板还包括连接至一地端的一第二传输路径；并且该驱动晶片还包括将多个静电放电电路之负端连接至该地端的一第二静电放电路径；该第二传输路径与该第二静电放电路径并联设置。

3.根据权利要求2所述的驱动装置，其特征在于，该第一传输路径的阻抗小于该第一静电放电路径的阻抗，并且该第二传输路径的阻抗小于该第二静电放电路径的阻抗。

4.根据权利要求1所述的驱动装置，其特征在于，该电路基板为软性电路板。

5.根据权利要求1所述的驱动装置，其特征在于，当静电发生于多个静电放电电路中任一者上时，静电电流经由该第一传输路径与该第一静电放电路径的至少一部分流入一静电保护电路后，再经一地端流出。

6.根据权利要求1所述的驱动装置，其特征在于，该驱动晶片还包括多个放电连接垫，分别连接多个静电放电电路之正端；多个放电连接垫分别连接至该第一传输路径。

7.一种提升驱动装置静电放电能力的方法，其特征在于，包含：

8.根据权利要求7所述的提升驱动装置静电放电能力的方法，其特征在于，该第一传输路径的阻抗小于该第一静电放电路径的阻抗，并且该第二传输路径的阻抗小于该第二静电放电路径的阻抗。

9.根据权利要求7所述的提升驱动装置静电放电能力的方法，其特征在于，该电路基板为软性电路板。

10.根据权利要求7所述的提升驱动装置静电放电能力的方法，其特征在于，当静电发生于多个静电放电电路中任一者上时，静电电流经由该第一传输路径与该第一静电放电路径的至少一部分流入一静电保护电路后，再经一地端流出。

11.根据权利要求7所述的提升驱动装置静电放电能力的方法，其特征在于，该驱动晶片还包括多个放电连接垫，分别连接多个静电放电电路之正端；多个放电连接垫分别连接至该第一传输路径。