TWI383486B

TWI383486B - Semiconductor device

Info

Publication number: TWI383486B
Application number: TW097143332A
Authority: TW
Inventors: 山里啟介
Original assignee: 三美電機股份有限公司
Priority date: 2008-01-21
Filing date: 2008-11-10
Publication date: 2013-01-21
Also published as: TW200933864A; JP5092766B2; JP2009176773A; CN101494221B; CN101494221A

Description

半導體裝置

本發明係有關一種半導體裝置，尤其係一種有關於具有靜電保護元件的半導體裝置。

近年來，在越來越高度集成的半導體裝置中，構成半導體裝置的內部電路很微小，由於外部產生的靜電引起的電湧(surge)而很容易將其破壞。因此，半導體裝置中設有用於保護內部電路免受由靜電引起的電湧的破壞的靜電保護元件。

圖11是列舉了習知半導體裝置100的電路的圖。參照圖11，半導體裝置100具有：內部電路101、電源區(pad)102、輸入輸出區103、接地區104、靜電保護元件105、Al鋁配線106和接地配線(GND線)106G。R101-R103表示具有接地配線106G的阻抗(實際上並未插入電阻)。

圖11中，電源區102及輸入輸出區103利用鋁配線106連接在內部電路101及靜電保護元件105的一端。內部電路101及靜電保護元件105的另一端利用接地配線106G連接在接地區104上。連接內部電路101及靜電保護元件105和接地區104的接地配線106G具有規定的阻抗R101及R103。

靜電保護元件105在以接地區104及電源區102為基準對輸入輸出區103施加了由靜電引起的電湧的場合，對由靜電引起的電湧進行箝制，起著使電湧消退到接地區104及電源區102的作用，防止內部電路101因靜電引起的電湧之破壞。內部電路101、電源區102、輸入輸出區103、接地區104及靜電保護元件105形成在半導體基板(未圖示)上。

圖12是用於說明習知半導體裝置100的平面構造的平面示意圖。圖12中，對於與圖11相同的部分標上相同的符號而省略其說明。圖12中，符號107表示接點。接點107以既定的密度形成於接地配線106G上，並將接地配線106G和半導體基板(未圖示)電連接。通過以接點107將接地配線106G和半導體基板(未圖示)電連接，從而使接地配線106G和半導體基板(未圖示)處於等電位，以防止閉鎖等的發生。

圖13是沿圖12的Z-Z線的剖視圖。為簡化，圖示了圖12所示的平面示意圖的一部分。圖13中，對於與圖12相同的部分標上相同的符號而省略其說明。圖13中，符號108表示半導體基板，109表示絕緣層。參照圖13，在半導體基板108上形成有具有與接點107相對應的開口部的絕緣層109，在絕緣層109上形成有接地配線106G。接地配線106G中形成於絕緣層109的開口部的部分是接點107。半導體基板108和接地配線106G通過接點107實現電連接。

接地配線106G和接點107由於採用濺射法形成於絕緣層109上，因而，絕緣層109的開口部並非全部用鋁填滿，接點107的部分做成膜厚薄並形成了孔的結構(例如，參照專利文獻1-日本特開平9-116105號公報)。

然而，接點107周邊部分的斷面構造理想的情況如圖14那樣。圖14是用於說明習知半導體裝置的接點107周邊部分的理想的斷面構造的剖視圖。為了簡化，圖示了圖12所示的平面示意圖的一部分。圖14中，對於與圖13相同的部分標上相同的符號而省略其說明。圖14中，a和b表示接地配線106G的兩端部分。參照圖14，絕緣層109的開口部全部用鋁填滿，做成接點107的部分也具有很厚的膜厚的構造。因此，因形成接點107導致從a到b的接地配線106G的阻抗不會上升。

但是，習知的半導體裝置100實際上不具有如圖14所示的理想的斷面構造。如圖13所示，絕緣層109的開口部並未用鋁全部填滿，接點107的部分做成膜厚薄並形成了孔的構造。因此，圖13中，與圖14的從a到b相對應的部分的接地配線106G的阻抗因形成了接點107而上升。接地配線106G的阻抗上升就意味著圖11的R101至R103的阻抗上升。

如上所述，靜電保護元件105在對電源區102及輸入輸出區103施加了由靜電引起的電湧的場合，對由靜電引起的電湧進行箝制，引起使電湧消退到接地區104的作用。但是，如圖13所示，若由於形成了接點107而導致接地配線106G的阻抗上升，則靜電保護元件105的箝制能力不能充分發揮，存在不能保護內部電路101免受靜電引起的電湧破壞的問題。

圖15是列舉了習知半導體裝置110的電路的圖。圖15中，對於與圖11相同的部分標上相同的符號而省略其說明。圖15中，R104和R105表示電阻。作為解決上述問題的方法，圖15所示的半導體裝置110通過在連接內部電路101、電源區102及輸入輸出區103的鋁配線106中插入具有規定的電阻值的電阻R104和R105，從而很容易地使由靜電引起的電湧流向靜電保護元件105一側。但是，作為電阻R104和R105，由於可插入的電阻值的範圍受到限制，因而，不能說是完美的解決方法。

本發明就是鑒於上述問題而提出的，其目的在於提供一種能充分地發揮靜電保護元件的箝位(箝制、clamp)能力，能保護內部電路免受由靜電引起的電湧的破壞的半導體裝置。

為了實現上述目的，本發明第一方案的半導體裝置，在半導體基板18上設置有：內部電路11；利用連接配線16及接地配線16G與上述內部電路11連接的電源區12、輸入輸出區13及接地區14；以及連接在上述電源區12、輸入輸出區13和上述接地區14之間的靜電保護元件15，上述半導體基板18和上述接地配線16G通過以規定的密度形成於上述接地配線16G上的接點17進行電連接，其特徵是，上述規定的密度設定為從上述電源區12、輸入輸出區13經由上述靜電保護元件15至上述接地區14的部分的阻抗R17、R19低於從上述電源區12、輸入輸出區13經由上述內部電路11至上述接地區14的部分的阻抗R16、R18。

本發明第二方案的半導體裝置在第一方案的基礎上，其特徵是，上述接地配線16G形成於連接上述靜電保護元件15和上述接地區14的部分的上述接點17的密度低於上述接地配線16G形成於連接上述內部電路11和上述接地區14的部分的上述接點17的密度。

本發明第三方案的半導體裝置，在半導體基板18上設置有：內部電路11；利用連接配線16及第一接地配線16G與上述內部電路11連接的電源區12、輸入輸出區13及接地區14；以及連接在上述電源區12、輸入輸出區13和上述接地區14之間的靜電保護元件15，上述半導體基板18和上述第一接地配線16G通過以第一密度形成於上述第一接地配線16G上的接點17電連接，進而在上述第一接地配線16G上經由絕緣層22形成第二接地配線20G，上述第一接地配線16G和上述第二接地配線20G通過以第二密度形成於上述第二接地配線20G上的通孔21電連接，其特徵是，上述第一密度及/或上述第二密度設定為從上述電源區12、輸入輸出區13經由上述靜電保護元件15至上述接地區14的部分的阻抗R17、R19低於從上述電源區12、輸入輸出區13經由上述內部電路11至上述接地區14的部分的阻抗R16、R18。

本發明第四方案的半導體裝置在第三方案的基礎上，其特徵是，上述第一接地配線16G形成於連接上述靜電保護元件15和上述接地區14的部分上的上述接點17的密度低於上述第一接地配線16G形成於連接上述內部電路11和上述接地區14的部分上的上述接點17的密度。

本發明第五方案的半導體裝置在第三或第四方案的基礎上，其特徵是，上述第二接地配線20G形成於與連接上述第一接地配線16G的上述靜電保護元件15和上述接地區14的部分相對應的位置上的上述通孔21的密度高於形成在其他部分上的上述通孔21的密度。

本發明第六方案的半導體裝置在第三至第五方案中的任何一個方案的基礎上，其特徵是，上述接點17以及上述通孔21俯視為沿著上述第一接地配線16G和上述第二接地配線20G的長度方向交替配置。

另外，上述附加的符號是為便於理解而附加的，只不過是一個例子，並不限定於圖示的方式。

根據本發明，可以提供能充分發揮靜電保護元件的箝位能力，能保護內部電路免受因靜電引起的電湧的破壞的半導體裝置。

下面，參照附圖，對實施本發明用的最佳方式進行說明。

首先，說明第一實施方式。

圖1是以例子表示本發明第一實施方式的半導體裝置10的電路的圖。參照圖1，半導體裝置10具有：內部電路11、電源區(電源pad)12、輸入輸出區(pad)13、接地區14、靜電保護元件15、連接配線16及接地配線(GND線)16G。R11至R13表示接地配線16G具有的阻抗(實際上並未插入電阻)。另外，有時將包含電源區12及輸入輸出區13的區域表現為連接區。

R16表示從電源區12經由內部電路11至接地區14的部分的阻抗(也包含R13的阻抗)，R17表示從電源區12經由靜電保護元件15至接地區14的部分的阻抗(也包含R11及R12的阻抗)，R18表示從輸入輸出區13經由內部電路11至接地區14的部分的阻抗(也包含R13的阻抗)，R19表示從輸入輸出區13經由靜電保護元件15至接地區14的部分的阻抗(也包含R11的阻抗)。

圖1中，電源區12及輸入輸出區13用連接配線16連接到內部電路11及靜電保護元件15的一端上。內部電路11及靜電保護元件15的另一端用接地配線16G連接到接地區14。連接內部電路11及靜電保護元件15與接地區14的接地配線16G具有既定的阻抗R11至R13。作為電源區12、輸入輸出區13、接地區14、連接配線16及接地配線16G的材料可以使用例如鋁(Al)等。

靜電保護元件15在對電源區12及輸入輸出區13施加由靜電引起的電湧的情況下，對由靜電引起的電湧進行箝制(clamp)，引起使電湧消退到接地區14的作用。由此，防止了內部電路11因靜電引起的電湧的破壞。內部電路11、電源區12、輸入輸出區13、接地區14及靜電保護元件15形成在半導體基板(未圖示)上。作為靜電保護元件15可以使用例如GGNMOS(Gate Grounded NMOS)、MOS(Metal Oxide Semiconductor)電晶體、PN接合二極體等。

在對電源區12及輸入輸出區13施加由靜電引起的電湧的情況下，為了充分地確保靜電保護元件的箝制元能力，需要使R17<R16，R19<R18。如上述的圖15所示，通過將具有規定電阻值的電阻插入到連接內部電路11與電源區12及輸入輸出區13的接地配線16中雖然有時也能實現R17<R16、R19<R18，但由於可插入的電阻值的範圍受到限制，不能說是完美的方法。為了實現R17<R16、R19<R18，降低接地配線16G具有的阻抗R11至R13是有效的。

為了降低阻抗R11至R13，雖然只要加粗接地配線16G即可，但由於因此而使半導體裝置大型化而不適用。於是，在習知的半導體裝置100中，如圖13所示，著眼於以高密度形成接點107，由此來提高接地配線106G的阻抗。本發明的第一實施方式中，為了滿足R17<R16、R19<R18，則通過降低形成接點17的密度，從而在不改變接地配線16G的粗細的情況下降低阻抗R11至R13。

下面，參照圖2和圖3，更詳細地說明本發明第一實施方式的半導體裝置10的接點17。圖2是用於說明本發明第一實施方式的半導體裝置10的平面構造的平面示意圖。圖2中，對於與圖1相同的部分標上相同的符號而省略其說明。

圖2中，符號17表示接點。接點17以規定的密度形成在接地配線16G上，並將接地配線16G與半導體基板(未圖示)電連接。通過用接点17將接地配線16G與半導體基板(未圖示)電連接，而使接地配線16G與半導體基板(未圖示)為等電位，以防止閉鎖(latch up)等的發生。

圖3是沿圖2的X-X線的剖視圖。為了簡化，圖示了圖2所示的平面示意圖的一部分。圖3中，對於與圖2相同的部分標上相同的符號而省略其說明。圖3中，符號18表示半導體基板，19表示絕緣層，c和d表示接地配線16G的兩端部分。參照圖3，在半導體基板18上形成有具有與接點17相對應的開口部的絕緣層19，在絕緣層19上形成有接地配線16G。在接地配線16G中的形成於絕緣層19的開口部的部分是接點17。半導體基板18和接地配線16G通過接點17電連接。

作為接點17的材料，可以使用例如鋁等。半導體基板18是例如由矽構成的基板。作為絕緣層19的材料可以使用例如SiO₂ 等。接點17的大小可以為例如俯視1μm平方。在與接地配線16G的長度方向大致平行的方向上相鄰的接點17的間隔可以為例如9μm。在與接地配線16G的長度方向大致垂直的方向上縱向並列兩列的接點17的間隔可以為例如3μm。

接地配線16G及接點17由於利用濺射法形成於絕緣層19上，因而，與習知的半導體裝置100同樣，絕緣層19的開口部並非全部用構成接點17的材料(例如鋁)填滿，接點17的部分做成膜厚薄、並形成了孔的構造。因此，接點17的部分成為使接地配線16G的阻抗提高的主要原因。

如圖2和圖3所示，本發明第一實施方式的半導體裝置10的接點17與圖12和圖13所示的習知的半導體裝置100的接點107相比，以非常低的密度形成。這樣，通過將形成於接地配線16G上的接點17的密度做得比習知的低，因做成膜厚薄、並形成孔的這種構造而減少使接地配線16G的阻抗提高之成為主因的部分，因而，可以使從c至d的接地配線16G的阻抗比習知的半導體裝置100的接地配線106G更低。

此外，形成於接地配線16G上的接點17的密度設定為滿足R17<R16、R19<R18。這時，雖然也能完全不形成接點17，但若完全不形成接點17，由於接地配線16G和半導體基板18不成為等電位，因而對於閉鎖的發生而成為問題的這種情況是不適合的。

作為一個例子，在將本發明第一實施方式的半導體裝置10的接點17的密度設定為與習知的半導體裝置100的接點107的密度相同的情況下(參照圖12和圖13)的阻抗R16~R19分別設定為：R16=11Ω(其中，R13=6Ω)，R17=12Ω(其中，R11=3Ω、R12=6Ω)，R18=11Ω(其中，R13=6Ω)，R19=6Ω(其中，R11=3Ω)。

為了充分確保靜電保護元件15的箝制能力，必須為R17<R16、R19<R18時，在這個例子的情況下，當R17(=12Ω)>R16(=11Ω)，R19(=6Ω)<R18(=11Ω)時，R17(=12Ω)與R16(=11Ω)的關係是不適當的。

因此，通過對全部接地配線16G均勻地降低接點17的密度(參照圖2及圖3)，當例如做到使接地配線16G的阻抗成為1/2時，則由於R11=1.5Ω、R12=3Ω、R13=3Ω，因而R16~R19分別為R16=8Ω(其中，R13=3Ω)，R17=7.5Ω(其中，R11=1.5Ω、R12=3Ω)，R18=8Ω(其中，R13=3Ω)，R19=4.5Ω(其中，R11=1.5Ω)，亦即當，R17(=7.5Ω)<R16(=8Ω)，R19(=4.5Ω)<R18(=8Ω)時，滿足R17<R16，R19<R18的條件。

此外，在上述的例子中，雖然對全部接地配線16G均勻地降低接點17的密度，但即使是僅對接地配線16G的R11、R12的部分降低接點17的密度也能得到同樣的效果。另外，即使以不同的比例(但其中，使接地配線16G的R11、R12的部分的接點17的密度比接地配線16G的R13的部分的接點17的密度更低)降低接地配線16G的R11、R12的部分的接點17的密度和接地配線16G的R13的部分的接點17的密度也能得到同樣的效果。

根據本發明第一實施方式的半導體裝置10，為了滿足R17<R16、R19<R18的條件而通過設定形成於接地配線16G的接點17的密度，從而能充分地確保靜電保護元件15的箝制能力，能保護內部電路11免受由靜電引起的電湧的破壞。

其次，說明第二實施方式。

本發明第二實施方式的半導體裝置20的電路圖由於與圖1相同而省略其說明。參照圖4及圖5，說明本發明第二實施方式的半導體裝置20。

圖4是用於說明本發明第二實施方式的半導體裝置20的平面構造的平面示意圖。圖5是沿圖4的Y-Y線的剖視圖。為了簡化，圖示了圖4所示的平面示意圖的一部分。圖4及圖5中，對於與圖1至圖3相同的部分標上相同的符號而省略其說明。圖4及圖5中，符號20G表示接地配線，21表示將接地配線16G和接地配線20G電連接的通孔。圖5中，符號22表示絕緣層，e和f表示接地配線16G和接地配線20G的兩端部分。作為接地配線20G和通孔21的材料，可以使用例如鋁等。作為絕緣層22的材料可以使用例如SiO₂ 等。

參照圖4及圖5，本發明第二實施方式的半導體裝置20與本發明第一實施方式的半導體裝置10不同，在接地配線16G上形成有絕緣層22，進而在絕緣層22上的與接地配線16G相對應的位置形成有接地配線20G。在接地配線20G上形成有通孔21。

下面，參照圖4及圖5對接點17及通孔21進行更詳細的說明。圖4中，在沿接地配線16G及20G的長度方向的外緣部，沿著接地配線16G及接地配線20G的長度方向俯視交替地配置有在與接地配線16G的長度方向大致垂直的方向上縱向2個並排的接點17，以及在與接地配線20G的長度方向大致垂直的方向上縱向2個並排的通孔21。

圖5中，在半導體基板18上形成有具與接點17相對應的開口部的絕緣層19，在絕緣層19上形成有接地配線16G。在接地配線16G上形成有與通孔21相對應的開口部的絕緣層22，在絕緣層22上形成有接地配線20G。接地配線16G的形成於絕緣層19的開口部的部分是接點17，接地配線20G的形成於絕緣層22的開口部的部分是通孔21。

接點17將半導體基板18和接地配線16G電連接。通孔21將接地配線16G和接地配線20G電連接。接點17及通孔21的部分由於用與習知的半導體裝置100相同的濺射法形成，因而做成膜厚薄、並形成了孔這樣的構造。因此，接點17及通孔21的部分成為使接地配線16G及20G的阻抗提高的主要原因。

接點17及通孔21的大小可以做成例如俯視為1μm平方。在與接地配線16G的長度方向大致平行的方向上鄰接的接點17的間隔可以為例如6μm。在與接地配線20G的長度方向大致平行的方向上鄰接的通孔21的間隔可以為例如6μm。在與接地配線16G的長度方向大致垂直的方向上縱向並排的2列接點17的間隔可以為例如3μm。在與接地配線20G的長度方向大致垂直的方向上縱向並排的2列通孔21的間隔可以為例如3μm。

如圖4及圖5所示，本發明第二實施方式的半導體裝置20的接點17若與圖12及圖13所示的習知的半導體裝置100的接點107比較，以非常低的密度形成。另外，在接地配線16G上形成絕緣層22、再在絕緣層22上的與接地配線16G相地應的位置上形成接地配線20G，並通過通孔21將接地配線16G和接地配線20G電連接。

這樣，通過使形成於接地配線16G上的接點17的密度比習知的低，進而在接地配線16G上經由絕緣層22形成接地配線20G，並用通孔21將接地配線16G和20G電連接，由於做成膜厚薄、並形成了孔這樣的構造，減少了成為使接地配線16G及20G的阻抗提高的主要原因的部分，並且接地配線20G具有使阻抗降低的作用，因而，與習知的半導體裝置100的接地配線106G相比可以降低從e到f的接地配線16G及20G的阻抗。

此外，形成於接地配線16G上的接點17的密度及形成於接地配線20G上的通孔21的密度設定為滿足R17<R16、R19<R18的條件。此時，在接地配線16G上雖然也可以完全不形成接點17，但若完全不形成接點17，則由於接地配線16G與半導體基板18不為等電位，因而在發生閉鎖成為問題之類的場合是不適合的。

在本發明第一實施方式中，為滿足R17<R16、R19<R18的條件，通過降低形成接點17的密度，從而在不改變接地配線16G的粗細的情況下，降低了接地配線16G的阻抗。在本發明第二實施方式中，為了滿足R17<R16、R19<R18的條件，通過在接地配線16G上經由絕緣層22形成接地配線20G，降低形成接點17的密度，並用以規定密度形成的通孔21將接地配線16G和接地配線20G電連接，從而在不改變接地配線16G的粗細的情況下，降低了接地配線16G和20G的阻抗。

作為一個例子，將本發明第二實施方式的半導體裝置20的接點17的密度設定為與習知的半導體裝置100的接點107的密度相同的場合(參照圖12及圖13)的阻抗R16~R19分別為：R16=11Ω(其中，R13=6Ω)，R17=12Ω(其中，R11=3Ω、R12=6Ω)，R18=11Ω(其中，R13=6Ω)，R19=6Ω(其中，R11=3Ω)。

為了充分的確保靜電保護元件15的箝制能力，必須使R17<R16、R19<R18時，該例子的場合則為R17(=12Ω)>R16(=11Ω)，R19(=6Ω)<R18(=11Ω)時，R17(=12Ω)與R16(=11Ω)的關係是不適當的。

因此，通過在接地配線16G上經由絕緣層22形成接地配線20G，降低在整個接地配線16G的範圍內均勻地形成接點17的密度，並用以規定的密度形成的通孔21將接地配線16G和接地配線20G電連接(參照圖4及圖5)，例如若使接地配線16G及20G的阻抗為1/3，由於R11=1Ω、R12=2Ω、R13=2Ω，因而R16~R19分別為R16=7Ω(其中，R13=2Ω)，R17=6Ω(其中，R11=1Ω、R12=2Ω)，R18=7Ω(其中，R13=2Ω)，R19=4Ω(其中，R11=1Ω)。即，R17(=6Ω)<R16(=7Ω)，R19(=4Ω)<R18(=7Ω)時，滿足R17<R16，R19<R18的條件。

此外，在上述例子中，雖然在整個接地配線16G的範圍內均勻地降低接點17的密度，並用以規定的密度形成的通孔21將接地配線16G和接地配線20G電連接，但僅對接地配線16G的R11和R12的部分降低接點17的密度，並用以規定密度形成的通孔21將接地配線16G和接地配線20G電連接，也能得到相同的效果。另外，以不同的比例(但其中，使接地配線16G的R11、R12的部分的接點17的密度低於接地配線16G的R13的部分的接點17的密度)降低接地配線16G的R11、R12的部分和接地配線16G的R13的部分的接點17的密度，並用以規定的密度形成的通孔21將接地配線16G和接地配線20G電連接也能得到同樣的效果。

根據本發明第二實施方式的半導體裝置20，通過在接地配線16G上經絕緣層22形成接地配線20G，並設定在接地配線16G上形成的接點17和在接地配線20G上形成的通孔21的密度，從而滿足R17<R16，R19<R18的條件，便能充分地確保靜電保護元件15的箝制能力，能夠保護內部電路11免受由靜電引起的電湧的破壞。

實施例

在實施例中，實驗了如何設定在接地配線16G和20G上形成的接點17及通孔21的密度能夠降低接地配線16G及20G的阻抗。圖6是表示用於進行阻抗測定的測定用TEG的形狀的俯視圖。所謂TEG是Test-Element-Group(測試元件組)的簡稱，是用於研究半導體裝置的特性等的評價用晶圓(wafer)。圖6中，對於與圖1至圖5相同的零部件標上相同的符號而省略其說明。圖6中，A表示測定用TEG的規定區域，g及h表示阻抗測定用的端子。

參照圖6，測定用TEG在周邊部分將595μm×2630μm的接地配線16G或接地配線16G及20G形成為俯視為長方形，其一端以端子g為終端，另一端以端子h為終端。

作為測定用TEG，準備了TEG1和TEG2。TEG1是在周邊部分形成有595μm×2630μm的接地配線16G，具有一端以端子g、另一端以端子h為終端的單層構造的接地配線的測定用TEG。而TEG2是在TEG上形成絕緣層22，在與絕緣層22上的接地配線16G相對應的位置再形成接地配線20G，並具有一端以端子g、另一端以端子h為終端的雙層構造的接地配線的測定用TEG。在TEG2中，接地配線16G和接地配線20G通過在規定位置上形成的通孔21進行電連接。接地配線16G及20G用鋁形成。

通過在圖6所示的形狀的TEG1或TEG2的接地配線16G及/或20G上形成圖7-圖10所示的TEG圖案1-4，並用四端子法測定100mA的電流流過端子g~端子h時的電壓降來算出阻抗。圖7是表示TEG圖案1的俯視圖，是將具有單層構造的接地配線16G的TEG1的區域A放大表示的俯視圖。在該圖中，對於與圖1至圖6相同的零部件標上相同的符號而省略其說明。

參照圖7，TEG圖案1是在TEG1的整個接地配線16G上規則地形成接點17的圖案。接點17的大小是俯視為1μm平方，鄰接的接點17的間隔為3μm。圖7所示的TEG圖案1與形成圖12及圖13所示的習知的半導體裝置100的接點107的圖案相同。

圖8是表示TEG圖案2的俯視圖，是將具有單層構造的接地配線16G的TEG1的區域A放大表示的俯視圖。在該圖中，對於與圖1至圖7相同的零部件標上相同的符號而省略其說明。參照圖8，TEG圖案2是在TEG1的接地配線16G的內周側外緣部及外周側外緣部，沿著接地配線16G的長度方向規則地形成2列接點17的圖案。接點17的大小是俯視為1μm平方，鄰接的接點17的間隔為3μm。

圖9是表示TEG圖案3的俯視圖，是將具有雙層構造的接地配線16G及20G的TEG2的區域A放大表示的俯視圖。在該圖中，對於與圖1至圖8相同的零部件標上相同的符號而省略其說明。參照圖9，TEG圖案3是在整個TEG2的接地配線20G上規則地形成有通孔21的圖案。通孔21的大小是俯視為1μm平方，鄰接的通孔21的間隔為3μm。

此外，在TEG圖案3中，在接地配線16G上未形成接點17。因此，接地配線16G並未利用接點17與半導體基板18電連接，由於接地配線16G與半導體基板18未為等電位，因而，對於發生閉鎖成為問題之類的場合，TEG圖案3是不適用的。

圖10是表示TEG圖案4的俯視圖，是將具有雙層構造的接地配線16G及20G的TEG2的區域A放大表示的俯視圖。在該圖中，對於與圖1至圖9相同的零部件標上相同的符號而省略其說明。圖10中，B、C、D、E表示TEG2的規定區域。參照圖10，TEG圖案4由形成在B、C、D、E區域之以下說明的各圖案構成。

在區域B的內周側外緣部及外周側外緣部，沿著接地配線16G及接地配線20G的長度方向俯視交替地配置有在與接地配線16G的長度方向大致垂直的方向上縱向並列的2個接點17以及在與接地配線20G的長度方向大致垂直的方向上縱向並列的2個通孔21。

接點17和通孔21的大小俯視為1μm平方。在與接地配線16G的長度方向大致平行的方向上鄰接的接點17的間隔為6μm。在與接地配線20G的長度方向大致平行的方向上鄰接的通孔21的間隔為6μm。在與接地配線16G的長度方向大致垂直的方向上縱向並列的2列接點17的間隔為3μm。在與接地配線20G的長度方向大致垂直的方向上縱向並列的2列通孔21的間隔為3μm。

在區域C，只形成有接地配線16G、接點17及絕緣層22，未形成有接地配線20G、通孔21。在區域C的內周側外緣部及外周側外緣部，沿著接地配線16G的長度方向規則的形成2列接點17。接點17的大小俯視為1μm平方。在與接地配線16G的長度方向大致平行的方向上鄰接的接點17的間隔為6μm。在與接地配線16G的長度方向大致垂直的方向上縱向並列的2列接點17的間隔為3μm。此外，區域C是假定形成接地配線20G的層之連接配線與接地配線16G相交的方式所配置的區域來設定。

區域D表示位於區域C兩側的區域。在區域D，在與接地配線20G的長度方向大致平行的方向上規則地形成21列通孔21，在與接地配線20G的長度方向大致垂直的方向上規則地形成5列通孔21。通孔21的大小俯視為1μm平方。鄰接的通孔21的間隔為3μm。此外，區域D是為了以低阻抗將接地配線20G與只由接地配線16G構成的區域C連接而設置在區域C兩側的區域。

在區域E，與區域D同樣，在與接地配線20G的長度方向大致平行的方向上規則地形成21列通孔21，在與接地配線20G的長度方向大致垂直的方向上規則地形成5列通孔21。通孔21的大小俯視為1μm平方。鄰接的通孔21的間隔為3μm。此外，區域E是經由絕緣層22在形成於區域E的下層的接地配線16G上假定設置了連接靜電保護元件15的區域。

即，在TEG圖案4中，雖然通過降低形成於整個TEG2上的通孔21的密度之調整來降低整個接地配線16G和20G的阻抗，但通過在連接靜電保護元件15的區域E提高通孔21的密度，從而利用通孔21牢固地連接接地配線16G和20G，並充分地確保靜電保護元件15的箝制能力。另外，在TEG圖案4中，圖10所示的以外部分的圖案與區域B的圖案相同。

通過形成如上所述的圖7~圖10的TEG圖案1~4，並用四端子法測定100mA的電流流過端子g~端子h時的電壓降，將算出端子g~端子h的阻抗的結果示於表1。

表1中，阻抗比表示在將TEG圖案1的端子g~端子h的阻抗作為100%的情況下的TEG圖案2~4的阻抗的比例。如表1所示，與形成圖12及圖13所示的習知的半導體裝置100的接點107的圖案相同的TEG圖案1比較，可以確認TEG圖案2~4的阻抗降低。尤其是圖10所示的TEG圖案4與TEG圖案1比較，其阻抗比為36%，阻抗大幅度地降低。

但是，TEG圖案3由於接地配線16G未利用接點17與半導體基板18電連接，由於接地配線16G與半導體基板未為等電位，因而，在發生閉鎖成為問題之類的場合是不適合的。

此外，實際的TEG圖案由於只要任意地設定接點17及通孔21的密度，從而滿足R17<R16，R19<R18的條件即可，因而，實際的TEG圖案並不限定於圖7~圖10所示的TEG圖案1~4，只要形成適當而必要的圖案即可。

根據本發明的實施例，通過適當地設定形成於接地配線16G上的接點17及/或形成於接地配線20G上的通孔21的密度，便可以確認降低了接地配線16G及/或20G的阻抗。

另外，在本發明第一實施方式的半導體裝置10或本發明第二實施方式的半導體裝置20中，通過採用本實施例的TEG圖案1~4或將它們適當修正的TEG圖案，便可以滿足R17<R16，R19<R18的條件，從而能充分地確保靜電保護元件15的箝制能力，能保護內部電路11免受因靜電引起的電湧的破壞。

以上，雖說明瞭本發明的優選實施方式及實施例，但本發明並不限於上述的實施方式及實施例，只要不超出本發明的範圍，可以對上述的實施方式及實施例進行種種變形及替換。

例如，圖8中雖然表示的是在TEG1的接地配線16G的內周側外緣部及外周側外緣部沿著接地配線16G的長度方向規則地形成2列接點17的圖案，但既可以做成沿著接地配線16G的長度方向規則地形成3列以上接點17的圖案，也可以做成其他完全不同的圖案。

另外，接點17及通孔21的大小不作成俯視為1μm平方亦可，鄰接的接點17及通孔21的間隔也可以是任意的。

10、20、100、110．．．半導體裝置

11、101．．．內部電路

12、102．．．電源區

13、103．．．輸入輸出區

14、104．．．接地區

15、105．．．靜電保護元件

16．．．連接配線

16G、20G、106G．．．接地配線

17、107．．．接點

18、108．．．半導體基板

19、22、109．．．絕緣層

21．．．通孔

106．．．鋁配線

a、b．．．接地配線106G的兩端

c、d．．．接地配線16G的兩端

e、f．．．接地配線16G及20G的兩端

g、h．．．端子

A~E．．．區域

R11~R13、R16~R19、R101~R103．．．阻抗

R104、R105．．．電阻

圖1是以例子表示本發明第一實施方式的半導體裝置10的電路圖；

圖2是用於說明本發明第一實施方式的半導體裝置10的平面構造的平面示意圖；

圖3是沿圖2的X-X線的剖視圖；

圖4是用於說明本發明第二實施方式的半導體裝置20的平面構造的平面示意圖；

圖5是沿圖4的Y-Y線的剖視圖；

圖6是表示用於進行阻抗測定的測定用TEG的形狀的俯視圖；

圖7是表示TEG圖案1的俯視圖；

圖8是表示TEG圖案2的俯視圖；

圖9是表示TEG圖案3的俯視圖；

圖10是表示TEG圖案4的俯視圖；

圖11是以例子表示習知半導體裝置100的電路的圖；

圖12是用於說明習知半導體裝置100的平面構造的平面示意圖；

圖13是沿圖12的Z-Z線的剖視圖；

圖14是用於說明習知半導體裝置100的接點107周邊部分的理想的斷面構造的剖視圖；以及

圖15是以例子表示習知半導體裝置110的電路圖。

11．．．內部電路

12．．．電源區

13．．．輸入輸出區

14．．．接地區

15．．．靜電保護元件

16．．．連接配線

16G．．．接地配線

17．．．接點

Claims

一種半導體裝置，在半導體基板上設置有：內部電路；利用連接配線及接地配線與所述內部電路連接的連接區及接地區；以及連接在所述連接區和所述接地區之間的靜電保護元件，所述半導體基板和所述接地配線通過以規定的密度形成於所述接地配線上的接點進行電連接，其特徵在於，所述規定的密度設定為，從所述連接區經由所述靜電保護元件至所述接地區的部分的阻抗低於從所述連接區經由所述內部電路至所述接地區的部分的阻抗。
如申請專利範圍第1項所述之半導體裝置，其中，所述接地配線形成於連接所述靜電保護元件和所述接地區的部分的所述接點的密度低於所述接地配線形成於連接所述內部電路和所述接地區的部分的所述接點的密度。
一種半導體裝置，在半導體基板上設置有：內部電路；利用連接配線及第一接地配線與所述內部電路連接的連接區及接地區；以及連接在所述連接區和所述接地區之間的靜電保護元件，所述半導體基板和所述第一接地配線通過以第一密度形成於所述第一接地配線上的接點電連接，進而在所述第一接地配線上經由絕緣層形成第二接地配線，所述第一接地配線和所述第二接地配線通過以第二密度形成於所述第二接地配線上的通孔電連接，其特徵在於，所述第一密度及/或所述第二密度設定為，從所述連接區經由所述靜電保護元件至所述接地區的部分的阻抗低於從所述連接區經由所述內部電路至所述接地區的部分的阻抗。
如申請專利範圍第3項所述之半導體裝置，其中，所述第一接地配線形成於連接所述靜電保護元件和所述接地區的部分上的所述接點的密度低於所述第一接地配線形成於連接所述內部電路和所述接地區的部分上的所述接點的密度。
如申請專利範圍第3或4項所述之半導體裝置，其中，所述第二接地配線形成於與連接所述第一接地配線的所述靜電保護元件和所述接地區的部分相對應的位置上的所述通孔的密度高於形成在其他部分上的所述通孔的密度。
如申請專利範圍第5項所述之半導體裝置，其中，所述接點和所述通孔俯視為沿著所述第一接地配線以及所述第二接地配線的長度方向交替配置。