JP3128334B2 - 半導体デバイス及びその製造方法 - Google Patents
半導体デバイス及びその製造方法Info
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- JP3128334B2 JP3128334B2 JP04186989A JP18698992A JP3128334B2 JP 3128334 B2 JP3128334 B2 JP 3128334B2 JP 04186989 A JP04186989 A JP 04186989A JP 18698992 A JP18698992 A JP 18698992A JP 3128334 B2 JP3128334 B2 JP 3128334B2
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Description
【０００１】
【産業上の利用分野】本発明は静電破壊防止回路、より
具体的には半導体デバイスにおける出力端子側に設けら
れた保護回路に関する。
具体的には半導体デバイスにおける出力端子側に設けら
れた保護回路に関する。
【０００２】
【従来の技術】図２は従来の半導体デバイスにおける静
電破壊防止機能を有する出力保護回路の一構成例を示す
もので、（ａ）は平面図、（ｂ）はその構成が理解しや
すいように記載した断面図である。
電破壊防止機能を有する出力保護回路の一構成例を示す
もので、（ａ）は平面図、（ｂ）はその構成が理解しや
すいように記載した断面図である。
【０００３】同図において、符号１はアルミニウム合金
などで形成される出力パッド、符号２は出力端子とポリ
シリコンなどで形成される高抵抗配線３とを結ぶコンタ
クトホール、符号４はその高抵抗配線層３と出力トラン
ジスタへとつながるアルミニウム配線５とを結ぶコンタ
クトホール、符号７はそのアルミニウム配線５とＮ型も
しくはＰ型の不純物拡散層で形成される入力トランジス
タのソース／ドレイン部６を結ぶコンタクトホールであ
る。
などで形成される出力パッド、符号２は出力端子とポリ
シリコンなどで形成される高抵抗配線３とを結ぶコンタ
クトホール、符号４はその高抵抗配線層３と出力トラン
ジスタへとつながるアルミニウム配線５とを結ぶコンタ
クトホール、符号７はそのアルミニウム配線５とＮ型も
しくはＰ型の不純物拡散層で形成される入力トランジス
タのソース／ドレイン部６を結ぶコンタクトホールであ
る。
【０００４】図２（ａ），（ｂ）の回路においては、出
力パッド部１に静電気による電荷が印加された場合には
出力トランジスタのソース・ドレイン間降伏により電流
が流れるが、高抵抗配線層３による電圧降下によって出
力トランジスタにかかるストレスを緩和させて、出力ト
ランジスタを保護するというものであった。
力パッド部１に静電気による電荷が印加された場合には
出力トランジスタのソース・ドレイン間降伏により電流
が流れるが、高抵抗配線層３による電圧降下によって出
力トランジスタにかかるストレスを緩和させて、出力ト
ランジスタを保護するというものであった。
【０００５】
【発明が解決しようとする課題】しかしながら、図２
（ａ），（ｂ）の回路では、出力パッド１と出力トラン
ジスタのソース／ドレイン部６との間に高抵抗配線層３
が直列に接続されている。このため、高抵抗配線層３に
よる配線抵抗分が大きくなり、デバイス全体の回路動作
スピードが遅くなるという問題があった。また、高抵抗
配線層３の占める面積が大きく、チップサイズの縮小化
の妨げになるという問題があった。
（ａ），（ｂ）の回路では、出力パッド１と出力トラン
ジスタのソース／ドレイン部６との間に高抵抗配線層３
が直列に接続されている。このため、高抵抗配線層３に
よる配線抵抗分が大きくなり、デバイス全体の回路動作
スピードが遅くなるという問題があった。また、高抵抗
配線層３の占める面積が大きく、チップサイズの縮小化
の妨げになるという問題があった。
【０００６】本発明はこのような配線抵抗が大きくなる
問題点とチップサイズの縮小化の妨げになるという問題
点を除去し、静電気による電荷に対しては充分な電圧降
下の抵抗分を保ちつつ、回路全体の配線抵抗を小さく
し、チップサイズの縮小も可能とした半導体デバイスに
おける静電破壊防止回路およびその形成方法を提供する
ことを目的とする。
問題点とチップサイズの縮小化の妨げになるという問題
点を除去し、静電気による電荷に対しては充分な電圧降
下の抵抗分を保ちつつ、回路全体の配線抵抗を小さく
し、チップサイズの縮小も可能とした半導体デバイスに
おける静電破壊防止回路およびその形成方法を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段および作用】本発明は上述
の課題を解決するために、トランジスタを有する内部回
路と端子部との間にトランジスタを保護する保護手段を
有する半導体デバイスにおいて、トランジスタのソース
／ドレイン部となる拡散層の上方に配置し、第１のコン
タクトホールを介して拡散層と電気的に接続される、保
護手段を構成する第１の配線と、第１の配線の上方に配
置し、端子部と導通し、第１の配線と第２のコンタクト
ホールを介して電気的に接続される、第１の配線より配
線抵抗が低い第２の配線とを有するものとした。
の課題を解決するために、トランジスタを有する内部回
路と端子部との間にトランジスタを保護する保護手段を
有する半導体デバイスにおいて、トランジスタのソース
／ドレイン部となる拡散層の上方に配置し、第１のコン
タクトホールを介して拡散層と電気的に接続される、保
護手段を構成する第１の配線と、第１の配線の上方に配
置し、端子部と導通し、第１の配線と第２のコンタクト
ホールを介して電気的に接続される、第１の配線より配
線抵抗が低い第２の配線とを有するものとした。
【０００８】また、本発明は、トランジスタを有する内
部回路と端子部との間にトランジスタを保護する保護手
段を有する半導体デバイスの製造方法において、トラン
ジスタのソース／ドレイン部となる拡散層の上方に、拡
散層と第１のコンタクトホールを介して電気的に接続さ
れる、保護手段を構成する第１の配線を形成する工程
と、第１の配線の上方に、第１の配線と第２のコンタク
トホールを介して電気的に接続される、第１の配線より
配線抵抗が低い第２の配線を形成し、第２の配線と導通
する端子部を形成する工程とを含むものとした。
部回路と端子部との間にトランジスタを保護する保護手
段を有する半導体デバイスの製造方法において、トラン
ジスタのソース／ドレイン部となる拡散層の上方に、拡
散層と第１のコンタクトホールを介して電気的に接続さ
れる、保護手段を構成する第１の配線を形成する工程
と、第１の配線の上方に、第１の配線と第２のコンタク
トホールを介して電気的に接続される、第１の配線より
配線抵抗が低い第２の配線を形成し、第２の配線と導通
する端子部を形成する工程とを含むものとした。
【０００９】
【実施例】次に添付図面を参照して本発明による半導体
デバイスにおける静電破壊防止回路およびその形成方法
の実施例を詳細に説明する。
デバイスにおける静電破壊防止回路およびその形成方法
の実施例を詳細に説明する。
【００１０】図１（ａ），（ｂ）は、静電破壊防止回路
の一実施例を示す平面図及びその概略断面図である。以
下、これら図を参照して本実施例を説明する。
の一実施例を示す平面図及びその概略断面図である。以
下、これら図を参照して本実施例を説明する。
【００１１】まず、シリコン単結晶半導体基板上に、出
力トランジスタのソース／ドレイン部１０３となるＮ型
の不純物拡散層をヒ素などをイオン注入することにより
形成する。その後、常圧ＣＶＤ法によりシリコン基板上
にＳｉＯ2 膜を全面に生成させる。
力トランジスタのソース／ドレイン部１０３となるＮ型
の不純物拡散層をヒ素などをイオン注入することにより
形成する。その後、常圧ＣＶＤ法によりシリコン基板上
にＳｉＯ2 膜を全面に生成させる。
【００１２】次に、第１の配線としての高抵抗配線層１
０４とトランジスタのソース／ドレイン部１０３とを接
続させる、第１のコンタクトホールとしてのコンタクト
ホール１０６をホトリソグラフィー／エッチング技術に
より開孔させる。
０４とトランジスタのソース／ドレイン部１０３とを接
続させる、第１のコンタクトホールとしてのコンタクト
ホール１０６をホトリソグラフィー／エッチング技術に
より開孔させる。
【００１３】その後、例えば減圧ＣＶＤ法によりポリシ
リコンを堆積させてヒ素などのイオン注入を行い、この
ポリシリコン膜の抵抗を調整し、ホトリソグラフィー／
エッチング技術により高抵抗配線層１０４を形成する。
リコンを堆積させてヒ素などのイオン注入を行い、この
ポリシリコン膜の抵抗を調整し、ホトリソグラフィー／
エッチング技術により高抵抗配線層１０４を形成する。
【００１４】次に、再び常圧ＣＶＤ法により、ＳｉＯ2
膜を堆積させる。その後、出力パッド１０１から続いて
いる、第２の配線としてのアルミ配線１０２と先述した
高抵抗配線層１０４とを接続する、第２のコンタクトホ
ールとしてのコンタクトホール１０５をホトリソグラフ
ィー／エッチング技術により開孔する。その後、スパッ
タ法などによりアルミニウムを堆積させ、ホトリソグラ
フィー／エッチング技術により出力パッド１０１及びア
ルミ配線１０２を形成する。
膜を堆積させる。その後、出力パッド１０１から続いて
いる、第２の配線としてのアルミ配線１０２と先述した
高抵抗配線層１０４とを接続する、第２のコンタクトホ
ールとしてのコンタクトホール１０５をホトリソグラフ
ィー／エッチング技術により開孔する。その後、スパッ
タ法などによりアルミニウムを堆積させ、ホトリソグラ
フィー／エッチング技術により出力パッド１０１及びア
ルミ配線１０２を形成する。
【００１５】ここで従来の回路と同等な電圧降下分の抵
抗を得る構成要素としては、（１）高抵抗配線層１０４
のシート抵抗、（２）コンタクトホール１０５，１０６
の径、（３）コンタクトホール１０３と１０４の間隔で
あり、これら３つの要素を適宜組み合わせて実現でき
る。
抗を得る構成要素としては、（１）高抵抗配線層１０４
のシート抵抗、（２）コンタクトホール１０５，１０６
の径、（３）コンタクトホール１０３と１０４の間隔で
あり、これら３つの要素を適宜組み合わせて実現でき
る。
【００１６】なぜなら配線の抵抗ＲはＲ＝ρS ・Ｌ・Ｗ
で定義される。この場合、上述した（１）がρS 、
（２）がＷ、（３）がＬに該当するからである。なお、
図１にＬとＷの関係を図示した。
で定義される。この場合、上述した（１）がρS 、
（２）がＷ、（３）がＬに該当するからである。なお、
図１にＬとＷの関係を図示した。
【００１７】コンタクトホール１０３及び１０４の組を
増やせばＬ，Ｗ，ρS で決まる抵抗Ｒが、出力パッド１
０１とトランジスタのソース／ドレイン部１０３の間で
みるとそれだけ並列に入ることになり回路全体としては
配線抵抗が小さくなるという効果を生む。
増やせばＬ，Ｗ，ρS で決まる抵抗Ｒが、出力パッド１
０１とトランジスタのソース／ドレイン部１０３の間で
みるとそれだけ並列に入ることになり回路全体としては
配線抵抗が小さくなるという効果を生む。
【００１８】またチップサイズの縮小化に関しては、図
１（ａ）と図２（ａ）を比較して明らかなように、出力
パッド１０１とアルミ配線１０２の間に高抵抗配線層が
無いため、それだけ、パターンレイアウトを縮めること
ができる。
１（ａ）と図２（ａ）を比較して明らかなように、出力
パッド１０１とアルミ配線１０２の間に高抵抗配線層が
無いため、それだけ、パターンレイアウトを縮めること
ができる。
【００１９】
【発明の効果】このように本発明によれば、静電気によ
る電荷の電圧降下に必要な高抵抗配線層を、アルミ配線
とトランジスタのソース／ドレイン部となる拡散層との
間に配置することにより、出力パッドからソース／ドレ
イン部までの抵抗がコンタクト間の配線抵抗の並列配置
により小さくなる。また、出力パッドとアルミ配線の間
に高抵抗配線層が不要となるため、回路の動作スピード
が速くなり、かつチップ面積の縮小化が図れることが期
待できる。
る電荷の電圧降下に必要な高抵抗配線層を、アルミ配線
とトランジスタのソース／ドレイン部となる拡散層との
間に配置することにより、出力パッドからソース／ドレ
イン部までの抵抗がコンタクト間の配線抵抗の並列配置
により小さくなる。また、出力パッドとアルミ配線の間
に高抵抗配線層が不要となるため、回路の動作スピード
が速くなり、かつチップ面積の縮小化が図れることが期
待できる。
【図１】本発明の半導体デバイスにおける静電破壊防止
回路の一実施例を示す平面及び断面。
回路の一実施例を示す平面及び断面。
【図２】従来の半導体デバイスの静電破壊防止回路であ
る。
る。
１０１ 入力パッド １０２ アルミ配線 １０３ トランジスタのソース／ドレイン部 １０４ 高抵抗配線層 １０５，１０６ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (3)
- 【請求項１】 トランジスタを有する内部回路と端子部
との間に該トランジスタを保護する保護手段を有する半
導体デバイスにおいて、 前記トランジスタのソース／ドレイン部となる拡散層の
上方に配置され、第１のコンタクトホールを介して該拡
散層と電気的に接続される、前記保護手段を構成する第
１の配線と、 前記拡散層の上方であり、かつ、前記第１のコンタクト
ホールと所定の間隔離れて配置される第２のコンタクト
ホールを介して前記第１の配線と接続される、前記端子
部と導通するとともに前記第１の配線の上方に配置され
た、前記第１の配線より配線抵抗が低い第２の配線と、 を含むことを特徴とする半導体デバイス。 - 【請求項２】 トランジスタを有する内部回路と端子部
との間に該トランジスタを保護する保護手段を有する半
導体デバイスの製造方法において、 前記トランジスタのソース／ドレイン部となる拡散層の
上方に、該拡散層と第１のコンタクトホールを介して電
気的に接続される、前記保護手段を構成する第１の配線
を形成する工程と、 前記第１の配線層の前記拡散層の上方に配置された部分
であるとともに前記第１のコンタクトホールと所定の間
隔離れた部分上に第２のコンタクトホールを形成する工
程と、 前記第１の配線の上方に、該第１の配線と第２のコンタ
クトホールを介して電気的に接続される、該第１の配線
より配線抵抗が低い第２の配線を形成し、該第２の配線
と導通する前記端子部を形成する工程と、 を含むことを特徴とする半導体デバイスの製造方法。 - 【請求項３】 請求項２記載の半導体デバイスの製造方
法において、前記第１のコンタクトホールと前記第２の
コンタクトホールはそれぞれ複数個形成され、前記第１
の配線において互いに隣り合うように配置されることを
特徴とする半導体デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04186989A JP3128334B2 (ja) | 1992-07-14 | 1992-07-14 | 半導体デバイス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04186989A JP3128334B2 (ja) | 1992-07-14 | 1992-07-14 | 半導体デバイス及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232345A JPH06232345A (ja) | 1994-08-19 |
| JP3128334B2 true JP3128334B2 (ja) | 2001-01-29 |
Family
ID=16198259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04186989A Expired - Fee Related JP3128334B2 (ja) | 1992-07-14 | 1992-07-14 | 半導体デバイス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128334B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10198292A (ja) | 1996-12-30 | 1998-07-31 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6414341B1 (en) | 1998-09-25 | 2002-07-02 | Nec Corporation | Input/output protective device |
| JP5228424B2 (ja) * | 2007-09-25 | 2013-07-03 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| JP5092766B2 (ja) * | 2008-01-21 | 2012-12-05 | ミツミ電機株式会社 | 半導体装置 |
| PL416867A1 (pl) | 2016-04-15 | 2017-10-23 | Sorter Spółka Jawna Konrad Grzeszczyk, Michał Ziomek | Powierzchniowe źródło światła bocznego |
-
1992
- 1992-07-14 JP JP04186989A patent/JP3128334B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232345A (ja) | 1994-08-19 |
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