JPH07176693A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPH07176693A JPH07176693A JP5318706A JP31870693A JPH07176693A JP H07176693 A JPH07176693 A JP H07176693A JP 5318706 A JP5318706 A JP 5318706A JP 31870693 A JP31870693 A JP 31870693A JP H07176693 A JPH07176693 A JP H07176693A
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- 230000001681 protective effect Effects 0.000 title abstract description 13
- 239000004020 conductor Substances 0.000 claims abstract description 92
- 239000000758 substrate Substances 0.000 claims abstract description 71
- 238000009792 diffusion process Methods 0.000 claims description 43
- 239000004065 semiconductor Substances 0.000 claims description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 33
- 229920005591 polysilicon Polymers 0.000 claims description 32
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 108091006146 Channels Proteins 0.000 description 5
- 238000009751 slip forming Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 244000126211 Hericium coralloides Species 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路に入力される入力信号から静
電破壊をもたらす電圧サージを効率的に除去できる入力
保護回路を提供することを目的とする。 【構成】 一端を入力パッドに接続され、他端を集積回
路部に接続された導体パターンを、その両側に突出部が
形成されるように形成し、前記導体パターンの両側に第
１および第２の接地パターンを配設し、前記導体パター
ンの両側に沿って、前記導体パターンと前記第１の接地
パターンの間、および前記導体パターンと前記第２の接
地パターンとの間に、前記導体パターンの一端から他端
まで連続的に延在するように第１および第２のトランジ
スタを形成し構成する。
電破壊をもたらす電圧サージを効率的に除去できる入力
保護回路を提供することを目的とする。 【構成】 一端を入力パッドに接続され、他端を集積回
路部に接続された導体パターンを、その両側に突出部が
形成されるように形成し、前記導体パターンの両側に第
１および第２の接地パターンを配設し、前記導体パター
ンの両側に沿って、前記導体パターンと前記第１の接地
パターンの間、および前記導体パターンと前記第２の接
地パターンとの間に、前記導体パターンの一端から他端
まで連続的に延在するように第１および第２のトランジ
スタを形成し構成する。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に半導体装置に
関し、特に半導体集積回路の保護回路に関する。
関し、特に半導体集積回路の保護回路に関する。
【０００２】最近のＳＲＡＭやＤＲＡＭ等の半導体記憶
装置あるいはその他の半導体集積回路装置は非常に微細
化された構造を有しているため、外部回路から供給され
る電気信号に静電気によるサージが印加されると、集積
回路中の微細なｐｎ接合や、キャパシタが容易に破壊を
起こしてしまう。そこで、かかる静電破壊を除去するた
め、今日の集積回路装置では、一般に、集積回路を構成
する半導体チップの表面に形成されたボンディングパッ
ドと集積回路の入出力部との間に保護回路が設けられ、
静電気に伴う電圧サージが生じた場合にこれを基板へと
逃がすように構成している。
装置あるいはその他の半導体集積回路装置は非常に微細
化された構造を有しているため、外部回路から供給され
る電気信号に静電気によるサージが印加されると、集積
回路中の微細なｐｎ接合や、キャパシタが容易に破壊を
起こしてしまう。そこで、かかる静電破壊を除去するた
め、今日の集積回路装置では、一般に、集積回路を構成
する半導体チップの表面に形成されたボンディングパッ
ドと集積回路の入出力部との間に保護回路が設けられ、
静電気に伴う電圧サージが生じた場合にこれを基板へと
逃がすように構成している。
【０００３】
【従来の技術】図５は、集積回路の入力段に設けられた
一般的な入力保護回路の例を示す回路図である。
一般的な入力保護回路の例を示す回路図である。
【０００４】図５を参照するに、集積回路装置を構成す
る半導体チップ上には、外部回路との接続のための入力
パッド１が形成されており、パッド１からは、集積回路
ＩＣの初段回路２に向かって、典型的にはアルミニウム
またはアルミニウム合金よりなる配線パターン３が延在
する。配線パターン３には、ゲートを接地されたＮチャ
ネル型トランジスタＴ1 が接続されており、トランジス
タＴ1 が導通すると、導体パターン３上の電荷は接地へ
と逃がされる。トランジスタＴ1 は、ゲートが接地され
ているため、通常の電圧サージが印加されていない状態
では、オフになっている。そこで、かかる通常の状態で
は、入力パッド１から配線パターン３を介して供給され
た電流は、トランジスタＴ1 のソースを構成する拡散領
域を通った後、さらに別のポリシリコンパターンを通
り、集積回路の入力初段回路２に供給される。図５中、
拡散領域の抵抗をＲ1 ，ポリシリコンパターンの抵抗を
Ｒ2で示す。
る半導体チップ上には、外部回路との接続のための入力
パッド１が形成されており、パッド１からは、集積回路
ＩＣの初段回路２に向かって、典型的にはアルミニウム
またはアルミニウム合金よりなる配線パターン３が延在
する。配線パターン３には、ゲートを接地されたＮチャ
ネル型トランジスタＴ1 が接続されており、トランジス
タＴ1 が導通すると、導体パターン３上の電荷は接地へ
と逃がされる。トランジスタＴ1 は、ゲートが接地され
ているため、通常の電圧サージが印加されていない状態
では、オフになっている。そこで、かかる通常の状態で
は、入力パッド１から配線パターン３を介して供給され
た電流は、トランジスタＴ1 のソースを構成する拡散領
域を通った後、さらに別のポリシリコンパターンを通
り、集積回路の入力初段回路２に供給される。図５中、
拡散領域の抵抗をＲ1 ，ポリシリコンパターンの抵抗を
Ｒ2で示す。
【０００５】一方、入力パッド１に、電圧サージに伴っ
て大きな正電圧が印加されるとトランジスタＴ1 はソー
ス・ドレイン間において降伏を起こし、配線パターン３
上の電荷を接地へと逃がす。また、入力パッド１にトラ
ンジスタＴ1 の閾値電圧を超える大きな負電圧が印加さ
れると、トランジスタＴ1 は導通し、やはり配線パター
ン３上の電荷を接地へと逃がす。このように、トランジ
スタＴ1 および抵抗Ｒ 1 ，Ｒ2 は回路２に供給される電
圧をクランプし、入力保護回路４を形成する。
て大きな正電圧が印加されるとトランジスタＴ1 はソー
ス・ドレイン間において降伏を起こし、配線パターン３
上の電荷を接地へと逃がす。また、入力パッド１にトラ
ンジスタＴ1 の閾値電圧を超える大きな負電圧が印加さ
れると、トランジスタＴ1 は導通し、やはり配線パター
ン３上の電荷を接地へと逃がす。このように、トランジ
スタＴ1 および抵抗Ｒ 1 ，Ｒ2 は回路２に供給される電
圧をクランプし、入力保護回路４を形成する。
【０００６】図６は、図５に示した入力保護回路を半導
体チップ上に形成した場合のレイアウトを示す平面図で
ある。図示の入力保護回路は、特開平３−２０９７５９
に開示されたものに対応し、表面上に酸化シリコンやそ
の他の絶縁膜を形成されたシリコン基板上に形成されて
いる。
体チップ上に形成した場合のレイアウトを示す平面図で
ある。図示の入力保護回路は、特開平３−２０９７５９
に開示されたものに対応し、表面上に酸化シリコンやそ
の他の絶縁膜を形成されたシリコン基板上に形成されて
いる。
【０００７】図６を参照するに、入力保護回路は絶縁層
で覆われた基板上に形成されたアルミニウムパターン１
１を含む。アルミニウムパターン１１は、図５の配線パ
ターン３に対応し、基板上に形成された入力パッドに接
続されている。図６の平面図よりわかるように、アルミ
ニウムパターン１１は分枝１１ａ，１１ｂおよび１１ｃ
を含む櫛歯状の形状を有し、シリコン基板表面を覆う絶
縁層中に形成された複数のコンタクトホール１２を介し
て、シリコン基板中に画成されたｎ型拡散領域１３の一
端に接続される。前記拡散領域１３は図５の抵抗Ｒ1 を
形成し、前記拡散領域１３の他端からは集積回路ＩＣの
入力初段回路２に延在するアルミニウム配線パターン１
４が延在する。また、アルミニウム配線パターン１４と
集積回路との間には、図５の抵抗Ｒ2 を形成するポリシ
リコンパターン（図示せず）が介在する。
で覆われた基板上に形成されたアルミニウムパターン１
１を含む。アルミニウムパターン１１は、図５の配線パ
ターン３に対応し、基板上に形成された入力パッドに接
続されている。図６の平面図よりわかるように、アルミ
ニウムパターン１１は分枝１１ａ，１１ｂおよび１１ｃ
を含む櫛歯状の形状を有し、シリコン基板表面を覆う絶
縁層中に形成された複数のコンタクトホール１２を介し
て、シリコン基板中に画成されたｎ型拡散領域１３の一
端に接続される。前記拡散領域１３は図５の抵抗Ｒ1 を
形成し、前記拡散領域１３の他端からは集積回路ＩＣの
入力初段回路２に延在するアルミニウム配線パターン１
４が延在する。また、アルミニウム配線パターン１４と
集積回路との間には、図５の抵抗Ｒ2 を形成するポリシ
リコンパターン（図示せず）が介在する。
【０００８】さらに、前記半導体基板上には、櫛歯上の
アルミニウムパターンに対応する櫛歯状の形状を有する
別のアルミニウムパターン１６が形成され、基板表面の
前記絶縁層中に形成されたコンタクトホール１７におい
てシリコン基板中の拡散領域１３に接続される。櫛歯状
パターン１６は接地されており、また分枝１６ａおよび
１６ｂを有する。パターン１６は、基板上において、分
枝１６ａがパターン１１の分枝１１ａと１１ｂの間に、
略一定な幅の隙間を隔てて延在するように、また分枝１
６ｂがパターン１１の分枝１１ｂと分枝１１ｃの間に、
やはり略一定な幅の隙間を隔てて延在するように配置さ
れる。その結果、パターン１１と１６との間には、略一
定の幅を有するギャップｇ1 〜ｇ5 が形成される。
アルミニウムパターンに対応する櫛歯状の形状を有する
別のアルミニウムパターン１６が形成され、基板表面の
前記絶縁層中に形成されたコンタクトホール１７におい
てシリコン基板中の拡散領域１３に接続される。櫛歯状
パターン１６は接地されており、また分枝１６ａおよび
１６ｂを有する。パターン１６は、基板上において、分
枝１６ａがパターン１１の分枝１１ａと１１ｂの間に、
略一定な幅の隙間を隔てて延在するように、また分枝１
６ｂがパターン１１の分枝１１ｂと分枝１１ｃの間に、
やはり略一定な幅の隙間を隔てて延在するように配置さ
れる。その結果、パターン１１と１６との間には、略一
定の幅を有するギャップｇ1 〜ｇ5 が形成される。
【０００９】パターン１６は薄い酸化シリコン膜により
覆われ、酸化シリコン膜上には、細長い分枝１８ａ〜１
８ｅを有するポリシリコンパターン１８が形成され、コ
ンタクトホール１９を介してパターン１６に接続され
る。ポリシリコンパターン１８は、前記基板上に、前記
分枝１８ａ〜１８ｅが前記ギャップｇ1 からｇ5 に対応
して延在するように配置され、その結果、前記ギャップ
ｇ1 〜ｇ5 において、ポリシリコンパターン１８の分枝
１８ａ〜１８ｅをゲートとし、コンタクトホール１２直
下の拡散領域１３をソースとし、さらにコンタクトホー
ル１７直下の拡散領域１３をドレインとするトランジス
タが形成される。このようにして形成されたトランジス
タはドレインがコンタクトホール１７およびパターン１
６を介して接地されており、図５のトランジスタＴ1 を
構成する。
覆われ、酸化シリコン膜上には、細長い分枝１８ａ〜１
８ｅを有するポリシリコンパターン１８が形成され、コ
ンタクトホール１９を介してパターン１６に接続され
る。ポリシリコンパターン１８は、前記基板上に、前記
分枝１８ａ〜１８ｅが前記ギャップｇ1 からｇ5 に対応
して延在するように配置され、その結果、前記ギャップ
ｇ1 〜ｇ5 において、ポリシリコンパターン１８の分枝
１８ａ〜１８ｅをゲートとし、コンタクトホール１２直
下の拡散領域１３をソースとし、さらにコンタクトホー
ル１７直下の拡散領域１３をドレインとするトランジス
タが形成される。このようにして形成されたトランジス
タはドレインがコンタクトホール１７およびパターン１
６を介して接地されており、図５のトランジスタＴ1 を
構成する。
【００１０】
【発明が解決しようとする課題】図７は図６のレイアウ
トを有する入力保護回路の動作を示す。
トを有する入力保護回路の動作を示す。
【００１１】図７を参照するに、入力パッド１に印加さ
れた入力信号に対応する電子（あるいは正孔）は、配線
パターン１１、拡散領域１３および配線パターン１４を
経て、集積回路の入力段回路２に流れるが、その際、前
記ギャップｇ1 〜ｇ5 に対応して形成されたトランジス
タＴ1 が、パッド１に印加された静電気に起因する電圧
サージにより導通あるいは降伏を起こすと、これらの電
子はパターン１６を経て接地へと逃がされる。しかし、
図示のレイアウトでは、パッド１から供給された電子流
は、その大部分が分枝１１ａを通って導体パターン１４
へ流れるため、トランジスタＴ1 がサージにより導通す
る場合にも、電子はその大部分が分枝１１ａからこれに
対応する接地パターン１６の分枝１６ａへと流れ、トラ
ンジスタＴ1 のうち、他の分枝に対応して形成された部
分を流れる電子流はわずかである。トランジスタＴ
1 は、先に説明したように、ギャップｇ1 〜ｇ5 にわた
って連続的に形成されているため、非常に大きい電流駆
動能力を有するが、このようにトランジスタ動作時の電
子流は、その一部分を流れるだけで、従ってその潜在的
な能力が十分に利用されていない。その結果、従来の集
積回路では、集積回路に接続された配線パターン１４上
において十分に電圧サージを抑制することができず、集
積回路が破壊する危険を十分に除去することができなか
った。
れた入力信号に対応する電子（あるいは正孔）は、配線
パターン１１、拡散領域１３および配線パターン１４を
経て、集積回路の入力段回路２に流れるが、その際、前
記ギャップｇ1 〜ｇ5 に対応して形成されたトランジス
タＴ1 が、パッド１に印加された静電気に起因する電圧
サージにより導通あるいは降伏を起こすと、これらの電
子はパターン１６を経て接地へと逃がされる。しかし、
図示のレイアウトでは、パッド１から供給された電子流
は、その大部分が分枝１１ａを通って導体パターン１４
へ流れるため、トランジスタＴ1 がサージにより導通す
る場合にも、電子はその大部分が分枝１１ａからこれに
対応する接地パターン１６の分枝１６ａへと流れ、トラ
ンジスタＴ1 のうち、他の分枝に対応して形成された部
分を流れる電子流はわずかである。トランジスタＴ
1 は、先に説明したように、ギャップｇ1 〜ｇ5 にわた
って連続的に形成されているため、非常に大きい電流駆
動能力を有するが、このようにトランジスタ動作時の電
子流は、その一部分を流れるだけで、従ってその潜在的
な能力が十分に利用されていない。その結果、従来の集
積回路では、集積回路に接続された配線パターン１４上
において十分に電圧サージを抑制することができず、集
積回路が破壊する危険を十分に除去することができなか
った。
【００１２】そこで、本発明は上記の問題点を解決し
た、新規で有用な集積回路の保護回路およびかかる保護
回路を有する集積回路を提供することを概括的目的とす
る。
た、新規で有用な集積回路の保護回路およびかかる保護
回路を有する集積回路を提供することを概括的目的とす
る。
【００１３】本発明の、より具体的な目的は、保護回路
を構成するトランジスタの電流駆動能力を最大化するよ
うなレイアウトを有する集積回路の保護回路、およびか
かる保護回路を備えた集積回路を提供することにある。
を構成するトランジスタの電流駆動能力を最大化するよ
うなレイアウトを有する集積回路の保護回路、およびか
かる保護回路を備えた集積回路を提供することにある。
【００１４】本発明のその他の目的および特徴は、以下
に図面を参照しながら行う詳細な説明より明らかとなる
であろう。
に図面を参照しながら行う詳細な説明より明らかとなる
であろう。
【００１５】
【課題を解決するための手段】本発明は、上記の課題
を、集積回路を含む半導体基板上を延在し、前記半導体
基板上の接続パッドに接続された第１の端と、前記第１
の端に対向する第２の端と、前記第１の端と第２の端と
の間を延在する第１および第２の縁部とにより画成され
た導体パターンと；前記半導体基板上を延在し、前記第
１の縁部に対応した形状の第３の縁部を有し、前記第１
の縁部と前記第３の縁部との間に略一定の幅の第１の隙
間を形成する第１の接地パターンと；前記半導体基板上
を延在し、前記第２の縁部に対応した形状の第４の縁部
を有し、前記第２の縁部と前記第４の縁部との間に略一
定の幅の第２の隙間を形成する第２の接地パターンと；
前記半導体基板上に前記第１の隙間に対応して形成さ
れ、前記第１および第３の縁部のいずれからも離間して
前記第１の隙間に沿って延在する第１のゲートパターン
と；前記半導体基板上に前記第２の隙間に対応して形成
され、前記第２および第４の縁部のいずれからも離間し
て前記第１の隙間に沿って延在する第２のゲートパター
ンと；前記半導体基板上に前記第１のゲートパターンに
対応して形成された第１のチャネル領域と；前記半導体
基板上に前記第２のゲートパターンに対応して形成され
た第２のチャネル領域と；前記半導体基板上に前記導体
パターンに対応して形成されたソース領域と；前記半導
体基板上に前記第１の接地パターンに対応して形成され
た第１のドレイン領域と；前記半導体基板上に前記第２
の接地パターンに対応して形成された第２のドレイン領
域と；前記導体パターンに対応して形成され、前記導体
パターンを前記ソース領域に電気的に接続する第１のコ
ンタクト手段と；前記第１の接地パターンに対応して形
成され、前記第１の接地パターンを前記第１のドレイン
領域に電気的に接続する第２のコンタクト手段と；前記
第２の接地パターンに対応して形成され、前記第２の接
地パターンを前記第２のドレイン領域に電気的に接続す
る第３のコンタクト手段と；前記第１のゲートパターン
を接地する第１の接地手段と；前記第２のゲートパター
ンを接地する第２の接地手段と；前記半導体基板上に、
前記導体パターンの前記第２の端から延在するように形
成された、拡散抵抗を形成する拡散領域と；前記拡散領
域に接続され、前記集積回路に向かって延在し、前記接
続パッドに供給された電気信号を前記集積回路へと搬送
するリードパターンとよりなり、前記導体パターンと、
前記第１の接地パターンと、前記第１のゲートパターン
と、前記第１のチャネル領域と、前記ソース領域と、前
記第１のドレイン領域とは第１のトランジスタを形成
し、前記導体パターンと、前記第２の接地パターンと、
前記第２のゲートパターンと、前記第２のチャネル領域
と、前記ソース領域と、前記第２のドレイン領域とは第
２のトランジスタを形成してなる、集積回路の入力保護
回路において、前記第１および第２の接地パターンは、
前記半導体基板上において相互に空間的に分離した導電
部材よりなり；前記第１および第２のゲートパターン
は、前記半導体基板上において相互に空間的に分離した
導電部材よりなり；前記第１のドレイン領域は、前記第
２のドレイン領域とは、前記半導体基板上において、相
互に空間的に分離して形成されていることを特徴とする
入力保護回路により達成する。
を、集積回路を含む半導体基板上を延在し、前記半導体
基板上の接続パッドに接続された第１の端と、前記第１
の端に対向する第２の端と、前記第１の端と第２の端と
の間を延在する第１および第２の縁部とにより画成され
た導体パターンと；前記半導体基板上を延在し、前記第
１の縁部に対応した形状の第３の縁部を有し、前記第１
の縁部と前記第３の縁部との間に略一定の幅の第１の隙
間を形成する第１の接地パターンと；前記半導体基板上
を延在し、前記第２の縁部に対応した形状の第４の縁部
を有し、前記第２の縁部と前記第４の縁部との間に略一
定の幅の第２の隙間を形成する第２の接地パターンと；
前記半導体基板上に前記第１の隙間に対応して形成さ
れ、前記第１および第３の縁部のいずれからも離間して
前記第１の隙間に沿って延在する第１のゲートパターン
と；前記半導体基板上に前記第２の隙間に対応して形成
され、前記第２および第４の縁部のいずれからも離間し
て前記第１の隙間に沿って延在する第２のゲートパター
ンと；前記半導体基板上に前記第１のゲートパターンに
対応して形成された第１のチャネル領域と；前記半導体
基板上に前記第２のゲートパターンに対応して形成され
た第２のチャネル領域と；前記半導体基板上に前記導体
パターンに対応して形成されたソース領域と；前記半導
体基板上に前記第１の接地パターンに対応して形成され
た第１のドレイン領域と；前記半導体基板上に前記第２
の接地パターンに対応して形成された第２のドレイン領
域と；前記導体パターンに対応して形成され、前記導体
パターンを前記ソース領域に電気的に接続する第１のコ
ンタクト手段と；前記第１の接地パターンに対応して形
成され、前記第１の接地パターンを前記第１のドレイン
領域に電気的に接続する第２のコンタクト手段と；前記
第２の接地パターンに対応して形成され、前記第２の接
地パターンを前記第２のドレイン領域に電気的に接続す
る第３のコンタクト手段と；前記第１のゲートパターン
を接地する第１の接地手段と；前記第２のゲートパター
ンを接地する第２の接地手段と；前記半導体基板上に、
前記導体パターンの前記第２の端から延在するように形
成された、拡散抵抗を形成する拡散領域と；前記拡散領
域に接続され、前記集積回路に向かって延在し、前記接
続パッドに供給された電気信号を前記集積回路へと搬送
するリードパターンとよりなり、前記導体パターンと、
前記第１の接地パターンと、前記第１のゲートパターン
と、前記第１のチャネル領域と、前記ソース領域と、前
記第１のドレイン領域とは第１のトランジスタを形成
し、前記導体パターンと、前記第２の接地パターンと、
前記第２のゲートパターンと、前記第２のチャネル領域
と、前記ソース領域と、前記第２のドレイン領域とは第
２のトランジスタを形成してなる、集積回路の入力保護
回路において、前記第１および第２の接地パターンは、
前記半導体基板上において相互に空間的に分離した導電
部材よりなり；前記第１および第２のゲートパターン
は、前記半導体基板上において相互に空間的に分離した
導電部材よりなり；前記第１のドレイン領域は、前記第
２のドレイン領域とは、前記半導体基板上において、相
互に空間的に分離して形成されていることを特徴とする
入力保護回路により達成する。
【００１６】
【作用】本発明によれば、接続パッドに供給された電圧
サージは、半導体基板上の集積回路に供給される前に、
必ず導体パターンを通って前記第１の端から第２の端ま
で流れるため、導体パターンの第１および第２の縁部に
沿って前記第１の端から第２の端まで連続的に形成され
た第１および第２のトランジスタにより、効果的に接地
へと逃がされる。導体パターンは、接続パッドから集積
回路に到る電流路を形成しない分枝を含まないため、図
６の従来例におけるような、電圧サージに伴う電流が導
体パターンの特定の部分に集中する一方でその他の部分
を通過せず、その結果第１および第２のトランジスタの
一部分しか電圧サージの解消に寄与しないという問題
が、本発明では効果的に解決される。かかる、本発明の
構成では、導体パターンは、接続パッドに供給された信
号を、第１の端から第２の端まで連続した、実質的に単
一の経路により搬送するため、導体パターンの両側に第
１および第２の縁部に対応して形成された第１および第
２の接地パターンは、必然的に、導体パターンを隔てて
空間的に分離した二つの導体部材により構成されること
になる。また、これに伴って、第１および第２のゲート
パターンも、導体パターンを隔てて空間的に分離した、
二つの導体部材より構成されることになる。
サージは、半導体基板上の集積回路に供給される前に、
必ず導体パターンを通って前記第１の端から第２の端ま
で流れるため、導体パターンの第１および第２の縁部に
沿って前記第１の端から第２の端まで連続的に形成され
た第１および第２のトランジスタにより、効果的に接地
へと逃がされる。導体パターンは、接続パッドから集積
回路に到る電流路を形成しない分枝を含まないため、図
６の従来例におけるような、電圧サージに伴う電流が導
体パターンの特定の部分に集中する一方でその他の部分
を通過せず、その結果第１および第２のトランジスタの
一部分しか電圧サージの解消に寄与しないという問題
が、本発明では効果的に解決される。かかる、本発明の
構成では、導体パターンは、接続パッドに供給された信
号を、第１の端から第２の端まで連続した、実質的に単
一の経路により搬送するため、導体パターンの両側に第
１および第２の縁部に対応して形成された第１および第
２の接地パターンは、必然的に、導体パターンを隔てて
空間的に分離した二つの導体部材により構成されること
になる。また、これに伴って、第１および第２のゲート
パターンも、導体パターンを隔てて空間的に分離した、
二つの導体部材より構成されることになる。
【００１７】特に、前記導体パターンを、前記基板上に
おいて、前記第１および第２の縁部が、前記第１の端と
前記第２の端を結ぶ導体パターンの延在方向に略直交す
る方向に突出するように形成することにより、前記第１
の縁部および対応する第３の縁部の間、および前記第２
の縁部および対応する第４の縁部の間に形成されるトラ
ンジスタの面積を増大させることができ、効果的な集積
回路の保護が実現できる。
おいて、前記第１および第２の縁部が、前記第１の端と
前記第２の端を結ぶ導体パターンの延在方向に略直交す
る方向に突出するように形成することにより、前記第１
の縁部および対応する第３の縁部の間、および前記第２
の縁部および対応する第４の縁部の間に形成されるトラ
ンジスタの面積を増大させることができ、効果的な集積
回路の保護が実現できる。
【００１８】さらに、前記基板中に前記拡散領域を、前
記導体パターンの第２の端から延在するように形成し、
前記拡散領域に前記第２の端から離間した位置おいて前
記接続されるように、前記集積回路に接続された別のパ
ターンを形成することにより、前記入力回路中に、前記
接続パッドから前記集積回路に到る信号路に直列に接続
される抵抗を、前記拡散領域の拡散抵抗の形で形成する
ことができる。
記導体パターンの第２の端から延在するように形成し、
前記拡散領域に前記第２の端から離間した位置おいて前
記接続されるように、前記集積回路に接続された別のパ
ターンを形成することにより、前記入力回路中に、前記
接続パッドから前記集積回路に到る信号路に直列に接続
される抵抗を、前記拡散領域の拡散抵抗の形で形成する
ことができる。
【００１９】さらに、前記基板上に、前記拡散領域に対
応して、前記第１および第２のゲートパターンを、前記
第１および第２のゲートパターンが、相互に離間して、
略平行に、前記導体パターンの前記第２の端から前記拡
散領域に沿って延在するように形成し、前記拡散領域中
に、前記第１および第２のゲートパターンに対応してチ
ャネル領域を形成することにより、前記拡散領域に対応
して別の一対のトランジスタを形成することができる。
その結果、前記第１の導体パターンに対応して形成され
たトランジスタでは除去できなかった電圧サージを、前
記別のトランジスタにより、効果的に除去することがで
きる。
応して、前記第１および第２のゲートパターンを、前記
第１および第２のゲートパターンが、相互に離間して、
略平行に、前記導体パターンの前記第２の端から前記拡
散領域に沿って延在するように形成し、前記拡散領域中
に、前記第１および第２のゲートパターンに対応してチ
ャネル領域を形成することにより、前記拡散領域に対応
して別の一対のトランジスタを形成することができる。
その結果、前記第１の導体パターンに対応して形成され
たトランジスタでは除去できなかった電圧サージを、前
記別のトランジスタにより、効果的に除去することがで
きる。
【００２０】
【実施例】図１は本発明の一実施例による入力保護回路
のレイアウトを示す平面図である。
のレイアウトを示す平面図である。
【００２１】図１を参照するに、入力保護回路は、集積
回路ＩＣを形成され薄い絶縁膜（図１には図示せず）で
覆われたｐ型シリコンよりなる半導体基板１００上の領
域１０に形成される。前記絶縁膜は領域１０において厚
さが薄くなるように形成され、基板１００上には、後程
説明するように、ワイヤボンディングプロセス等により
外部回路に電気的に接続される接続パッド２１が形成さ
れている。
回路ＩＣを形成され薄い絶縁膜（図１には図示せず）で
覆われたｐ型シリコンよりなる半導体基板１００上の領
域１０に形成される。前記絶縁膜は領域１０において厚
さが薄くなるように形成され、基板１００上には、後程
説明するように、ワイヤボンディングプロセス等により
外部回路に電気的に接続される接続パッド２１が形成さ
れている。
【００２２】前記接続パッド２１からは、前記絶縁膜上
を、前記接続パッド２１に対応する第１の端から他端２
２ａまで、アルミニウムあるいはアルミニウム合金等よ
りなる導体パターン２２が延在する。導体パターン２２
にはその一方の側縁２２Ａから側方に延在する突出部２
２ｂ，２２ｃが形成されており、また前記側縁２２Ａに
対向する他方の側縁２２Ｂにも、前記第１の方向とは逆
の方向に延在する突出部２２ｄ，２２ｅが、前記突出部
２２ｂ，２２ｃに対して左右対称に形成されている。ま
た、前記導体パターン２２は、基板１００上の前記領域
１０において、前記絶縁膜中に形成された複数のコンタ
クトホール２２ｆを介して基板に電気的に接続される。
を、前記接続パッド２１に対応する第１の端から他端２
２ａまで、アルミニウムあるいはアルミニウム合金等よ
りなる導体パターン２２が延在する。導体パターン２２
にはその一方の側縁２２Ａから側方に延在する突出部２
２ｂ，２２ｃが形成されており、また前記側縁２２Ａに
対向する他方の側縁２２Ｂにも、前記第１の方向とは逆
の方向に延在する突出部２２ｄ，２２ｅが、前記突出部
２２ｂ，２２ｃに対して左右対称に形成されている。ま
た、前記導体パターン２２は、基板１００上の前記領域
１０において、前記絶縁膜中に形成された複数のコンタ
クトホール２２ｆを介して基板に電気的に接続される。
【００２３】さらに、前記絶縁膜上には、前記側縁２２
Ａに対応した形状の縁部２３Ｃを有する第１の接地パタ
ーン２３Ａが、前記導体パターン２２との間に略一定の
幅の第１の隙間ｇ1 を形成するように形成され、前記隙
間ｇ1 に対応して基板１００を覆う前記絶縁膜が露出さ
れる。また、前記絶縁膜上には、前記側縁２２Ｂに対応
した形状の縁部２３Ｄを有する第２の接地パターン２３
Ｂが、前記導体パターン２２との間に、前記第１の隙間
ｇ1 と同様な大きさの略一定の幅の第２の隙間ｇ2 が形
成されるように形成され、前記隙間ｇ2 に対応して前記
絶縁膜が露出される。接地パターン２３Ａは基板１００
に、前記絶縁膜中に形成されたコンタクトホール２３ａ
を介して接続され、一方接地パターン２３Ｂは基板１０
０に、前記絶縁膜中に形成されたコンタクトホール２３
ｂを介して接続される。基板１００中には、接地パター
ン２３Ａに対応してｎ+ 型領域が形成されており、その
結果前記コンタクトホール２３ａは、接地パターン２３
Ａをかかるｎ+ 型領域に接続する。同様に、基板１００
中には接地パターン２３Ｂに対応してｎ+ 型領域が形成
され、接地パターン２３Ｂはかかるｎ+ 型領域にコンタ
クトホール２３ｂを介して接続される。さらに、基板１
００中には、導体パターン２２に対応してｎ + 型領域が
形成され、前記コンタクトホール２２ｆは、導体パター
ン２２とこれに対応する基板１００中の前記ｎ+ 型領域
とを接続する。
Ａに対応した形状の縁部２３Ｃを有する第１の接地パタ
ーン２３Ａが、前記導体パターン２２との間に略一定の
幅の第１の隙間ｇ1 を形成するように形成され、前記隙
間ｇ1 に対応して基板１００を覆う前記絶縁膜が露出さ
れる。また、前記絶縁膜上には、前記側縁２２Ｂに対応
した形状の縁部２３Ｄを有する第２の接地パターン２３
Ｂが、前記導体パターン２２との間に、前記第１の隙間
ｇ1 と同様な大きさの略一定の幅の第２の隙間ｇ2 が形
成されるように形成され、前記隙間ｇ2 に対応して前記
絶縁膜が露出される。接地パターン２３Ａは基板１００
に、前記絶縁膜中に形成されたコンタクトホール２３ａ
を介して接続され、一方接地パターン２３Ｂは基板１０
０に、前記絶縁膜中に形成されたコンタクトホール２３
ｂを介して接続される。基板１００中には、接地パター
ン２３Ａに対応してｎ+ 型領域が形成されており、その
結果前記コンタクトホール２３ａは、接地パターン２３
Ａをかかるｎ+ 型領域に接続する。同様に、基板１００
中には接地パターン２３Ｂに対応してｎ+ 型領域が形成
され、接地パターン２３Ｂはかかるｎ+ 型領域にコンタ
クトホール２３ｂを介して接続される。さらに、基板１
００中には、導体パターン２２に対応してｎ + 型領域が
形成され、前記コンタクトホール２２ｆは、導体パター
ン２２とこれに対応する基板１００中の前記ｎ+ 型領域
とを接続する。
【００２４】接地パターン２３Ａは基板１００を覆う絶
縁膜上を延在し、基板１００上に形成された接地パッド
２３ｃに接続される。より具体的には、接地パッド２３
ｃは導体パターン２２および接地パターン２３Ａ，２３
Ｂを覆うＰＳＧあるいはＳＯＧ等の保護膜上に形成さ
れ、前記保護膜中に形成されたコンタクトホールを介し
て接地パターン２３Ａに接続される。同様に、接地パタ
ーン２３Ｂは基板１００を覆う絶縁膜上を延在し、基板
１００上に形成された接地パッド２３ｄに接続される。
その際、接地パッド２３ｄは接地パッド２３ｃと同様に
前記保護膜上に形成され、コンタクトホールを介して接
地パターン２３Ｂに接続される。また、先に説明した入
力パッド２１も同様に保護膜上に形成され、保護膜中に
形成されたコンタクトホールを介して導体パターン２２
に接続される。
縁膜上を延在し、基板１００上に形成された接地パッド
２３ｃに接続される。より具体的には、接地パッド２３
ｃは導体パターン２２および接地パターン２３Ａ，２３
Ｂを覆うＰＳＧあるいはＳＯＧ等の保護膜上に形成さ
れ、前記保護膜中に形成されたコンタクトホールを介し
て接地パターン２３Ａに接続される。同様に、接地パタ
ーン２３Ｂは基板１００を覆う絶縁膜上を延在し、基板
１００上に形成された接地パッド２３ｄに接続される。
その際、接地パッド２３ｄは接地パッド２３ｃと同様に
前記保護膜上に形成され、コンタクトホールを介して接
地パターン２３Ｂに接続される。また、先に説明した入
力パッド２１も同様に保護膜上に形成され、保護膜中に
形成されたコンタクトホールを介して導体パターン２２
に接続される。
【００２５】図示の構成では、接地パターン２３Ａと２
３Ｂとが導体パターン２２を隔てて反対側に形成されて
いるため、接地パッド２３ｃも入力パッド２１を隔てて
接地パッド２３ｄの反対側に形成されている。ただし、
導体パターン２３Ａおよび２３Ｂを、基板１００上に形
成された共通の接地パターンに接続されるように形成す
ることも可能である。
３Ｂとが導体パターン２２を隔てて反対側に形成されて
いるため、接地パッド２３ｃも入力パッド２１を隔てて
接地パッド２３ｄの反対側に形成されている。ただし、
導体パターン２３Ａおよび２３Ｂを、基板１００上に形
成された共通の接地パターンに接続されるように形成す
ることも可能である。
【００２６】また、前記隙間ｇ1 に対応して、前記導体
パターン２２と前記接地パターン２３Ａのいずれからも
離間して、ポリシリコンよりなる第１のゲートパターン
２４Ａが、隙間ｇ1 で露出された絶縁膜上に形成され
る。同様に、隙間ｇ2 に対応して、隙間ｇ2 で露出され
る絶縁膜上には、前記導体パターン２２と前記接地パタ
ーン２３Ｂのいずれからも離間して、ポリシリコンより
なる第２のゲートパターン２４Ｂが形成される。また、
ゲートパターン２４Ａおよび２４Ｂの直下には、ｐ型の
チャネル領域が形成される。ゲートパターン２４Ａは、
コンタクトホール２４ａにおいてポリシリコンパターン
２５Ａに接続され、ポリシリコンシリコンパターン２５
Ａは別のコンタクトホール２５ａにおいて接地パターン
２３Ａに接続される。同様に、ゲートパターン２４Ｂ
は、コンタクトホール２４ｂにおいてポリシリコンパタ
ーン２５Ｂに接続され、ポリシリコンシリコンパターン
２５Ｂはコンタクトホール２５ｂにおいて接地パターン
２３Ｂに接続される。ただし、ポリシリコンパターン２
５Ａ，２５Ｂは前記保護膜上に形成され、前記コンタク
トホール２４ａ，２５ａおよび２４ｂ，２５ｂは、前記
保護膜に形成される。ポリシリコンパターン２５Ａ，２
５Ｂは、それぞれゲートパターン２４Ａ，２４Ｂを対応
する接地パターン２３Ａおよび２３Ｂに接続し、その結
果ゲートパターン２４Ａ，２４Ｂは接地電位に保持され
る。
パターン２２と前記接地パターン２３Ａのいずれからも
離間して、ポリシリコンよりなる第１のゲートパターン
２４Ａが、隙間ｇ1 で露出された絶縁膜上に形成され
る。同様に、隙間ｇ2 に対応して、隙間ｇ2 で露出され
る絶縁膜上には、前記導体パターン２２と前記接地パタ
ーン２３Ｂのいずれからも離間して、ポリシリコンより
なる第２のゲートパターン２４Ｂが形成される。また、
ゲートパターン２４Ａおよび２４Ｂの直下には、ｐ型の
チャネル領域が形成される。ゲートパターン２４Ａは、
コンタクトホール２４ａにおいてポリシリコンパターン
２５Ａに接続され、ポリシリコンシリコンパターン２５
Ａは別のコンタクトホール２５ａにおいて接地パターン
２３Ａに接続される。同様に、ゲートパターン２４Ｂ
は、コンタクトホール２４ｂにおいてポリシリコンパタ
ーン２５Ｂに接続され、ポリシリコンシリコンパターン
２５Ｂはコンタクトホール２５ｂにおいて接地パターン
２３Ｂに接続される。ただし、ポリシリコンパターン２
５Ａ，２５Ｂは前記保護膜上に形成され、前記コンタク
トホール２４ａ，２５ａおよび２４ｂ，２５ｂは、前記
保護膜に形成される。ポリシリコンパターン２５Ａ，２
５Ｂは、それぞれゲートパターン２４Ａ，２４Ｂを対応
する接地パターン２３Ａおよび２３Ｂに接続し、その結
果ゲートパターン２４Ａ，２４Ｂは接地電位に保持され
る。
【００２７】図１のレイアウトでは、さらに導体パター
ン２２の端部２２ａから、拡散領域２６が、基板１００
中を、パターン２２の概略的延在方向に対して略直角な
方向に延在し、前記接地パターン２３Ａおよび２３Ｂが
拡散領域２６の両側に延在する。拡散領域２６には、前
記端部２２ａから離間した位置にコンタクトホール２７
ａが形成され、コンタクトホール２７ａにおいて集積回
路ＩＣへと延在する別の導体パターン２７が接続され
る。図示はしないが、導体パターン２７と集積回路ＩＣ
との間には、抵抗として作用する別のポリシリコンパタ
ーンを形成してもよい。かかる構成の結果、ポリシリコ
ンゲートパターン２４Ａは、コンタクトホール２７ａに
対応する位置において接地パターン２３Ａと導体パター
ンの間に形成され、またポリシリコンゲートパターン２
４Ｂは、接地パターン２３Ｂと導体パターンの間に形成
される。
ン２２の端部２２ａから、拡散領域２６が、基板１００
中を、パターン２２の概略的延在方向に対して略直角な
方向に延在し、前記接地パターン２３Ａおよび２３Ｂが
拡散領域２６の両側に延在する。拡散領域２６には、前
記端部２２ａから離間した位置にコンタクトホール２７
ａが形成され、コンタクトホール２７ａにおいて集積回
路ＩＣへと延在する別の導体パターン２７が接続され
る。図示はしないが、導体パターン２７と集積回路ＩＣ
との間には、抵抗として作用する別のポリシリコンパタ
ーンを形成してもよい。かかる構成の結果、ポリシリコ
ンゲートパターン２４Ａは、コンタクトホール２７ａに
対応する位置において接地パターン２３Ａと導体パター
ンの間に形成され、またポリシリコンゲートパターン２
４Ｂは、接地パターン２３Ｂと導体パターンの間に形成
される。
【００２８】図２は図１の入力保護回路の構造を示す断
面図である。
面図である。
【００２９】図２を参照するに、シリコン基板１００は
領域１０に対応して形成されたｐ型ウェルを有し、入力
保護回路はかかるｐ型ウェル上に形成される。基板１０
０上には、領域１０を画成するようにフィールド酸化膜
１０１が形成され、また領域１０に対応して薄い酸化膜
１０２が形成される。酸化膜１０２中には複数のコンタ
クトホール２３ａが形成され、コンタクトホール２３ａ
に対応して接地パターン２３Ａが形成されている。酸化
膜１０２中には、同様に複数のコンタクトホール２２ｆ
が形成され、コンタクトホール２２ｆに対応して導体パ
ターン２２が形成されている。また、基板１００中に
は、接地パターン２３Ａに対応して拡散領域１０Ａが形
成され、接地パターン２３Ａは対応する拡散領域１０Ａ
に前記コンタクトホール２３ａを介して接続される。同
様に、基板１００中には導体パターン２２に対応して拡
散領域１０Ｂが形成され、導体パターン２２は対応する
拡散領域１０Ｂに、コンタクトホール２２ｆを介して接
続される。さらに、酸化膜１０２上の、パターン２２と
パターン２３Ａとの間の露出された領域に、ポリシリコ
ンよりなる前記ゲートパターン２４Ａが形成される。さ
らに、全体の構造は、ＰＳＧ等の保護膜１０３により覆
われ、保護膜１０３上には前記ポリシリコンパターン２
５Ａが形成される。先にも説明したように、ポリシリコ
ンパターン２５Ａは、接地パターン２３Ａおよびポリシ
リコンパターン２４Ａに、保護膜１０３中に形成された
コンタクトホール２５ａおよび２４ａを介して接続され
る。図２の断面図では、接地パターン２３Ａあるいは導
体パターン２２は複数の部分よりなっているように見え
るが、これは導体パターン２２の側方への突出部２２
ｂ，２２ｃによる見掛けの効果で、実際には図１の平面
図よりわかるように、接地パターン２３Ａあるいは導体
パターン２２は単一の導体部材より構成されている。な
お、図２と同様の構造は、導体パターン２２と接地パタ
ーン２３Ｂとの間にも存在する。かかる構造は図２より
明らかであり、説明を省略する。
領域１０に対応して形成されたｐ型ウェルを有し、入力
保護回路はかかるｐ型ウェル上に形成される。基板１０
０上には、領域１０を画成するようにフィールド酸化膜
１０１が形成され、また領域１０に対応して薄い酸化膜
１０２が形成される。酸化膜１０２中には複数のコンタ
クトホール２３ａが形成され、コンタクトホール２３ａ
に対応して接地パターン２３Ａが形成されている。酸化
膜１０２中には、同様に複数のコンタクトホール２２ｆ
が形成され、コンタクトホール２２ｆに対応して導体パ
ターン２２が形成されている。また、基板１００中に
は、接地パターン２３Ａに対応して拡散領域１０Ａが形
成され、接地パターン２３Ａは対応する拡散領域１０Ａ
に前記コンタクトホール２３ａを介して接続される。同
様に、基板１００中には導体パターン２２に対応して拡
散領域１０Ｂが形成され、導体パターン２２は対応する
拡散領域１０Ｂに、コンタクトホール２２ｆを介して接
続される。さらに、酸化膜１０２上の、パターン２２と
パターン２３Ａとの間の露出された領域に、ポリシリコ
ンよりなる前記ゲートパターン２４Ａが形成される。さ
らに、全体の構造は、ＰＳＧ等の保護膜１０３により覆
われ、保護膜１０３上には前記ポリシリコンパターン２
５Ａが形成される。先にも説明したように、ポリシリコ
ンパターン２５Ａは、接地パターン２３Ａおよびポリシ
リコンパターン２４Ａに、保護膜１０３中に形成された
コンタクトホール２５ａおよび２４ａを介して接続され
る。図２の断面図では、接地パターン２３Ａあるいは導
体パターン２２は複数の部分よりなっているように見え
るが、これは導体パターン２２の側方への突出部２２
ｂ，２２ｃによる見掛けの効果で、実際には図１の平面
図よりわかるように、接地パターン２３Ａあるいは導体
パターン２２は単一の導体部材より構成されている。な
お、図２と同様の構造は、導体パターン２２と接地パタ
ーン２３Ｂとの間にも存在する。かかる構造は図２より
明らかであり、説明を省略する。
【００３０】図２の構造では、ポリシリコンパターン２
４Ａの各々に対応してＭＯＳトランジスタが形成されて
いるのがわかる。その際、導体パターン２２がソース電
極、導体パターン２３Ａがドレイン電極として作用し、
拡散領域１０Ｂがソース領域を、また拡散領域１０Ａが
ドレイン領域を形成する。ポリシリコンパターン２４Ａ
はゲート電極として作用し、ポリシリコンパターン２５
Ａを介してドレイン電極２３Ａに接続されるため、図２
の構造中に形成されたトランジスタはダイオードとして
作用する。その結果、導体パターン２２に印加される電
圧は、高い正または負のサージが印加されても所定の範
囲に有効にクランプされる。トランジスタはポリシリコ
ンパターン２４Ａおよび２４Ｂに沿って、連続して、ジ
グザグに形成されているため、電圧サージを緩和するた
めの導体パターン２２から接地パターン２３Ａあるいは
２３Ｂへの電荷の放出は、非常に効率よくおこなわれ
る。しかも、図６に示したような従来の入力保護回路に
於けるような、電流の行き止まりになるような分枝が導
体パターン２２には形成されないため、保護回路の作用
に関与しないトランジスタは存在せず、仮に非常に大き
い電圧サージが印加されても効果的にサージを抑圧する
ことができる。特に、図１の構造では、ポリシリコンパ
ターン２４Ａおよび２４Ｂがコンタクトホール２７ａの
両側まで延在するため、コンタクトホール２７ａの両側
にも別のトランジスタが形成され、従って導体パターン
２２の端部２２ａから拡散領域２６に伴う拡散抵抗をへ
てコンタクトホール２７ａまで到達した電流は、前記別
のトランジスタによってもクランプされる。
４Ａの各々に対応してＭＯＳトランジスタが形成されて
いるのがわかる。その際、導体パターン２２がソース電
極、導体パターン２３Ａがドレイン電極として作用し、
拡散領域１０Ｂがソース領域を、また拡散領域１０Ａが
ドレイン領域を形成する。ポリシリコンパターン２４Ａ
はゲート電極として作用し、ポリシリコンパターン２５
Ａを介してドレイン電極２３Ａに接続されるため、図２
の構造中に形成されたトランジスタはダイオードとして
作用する。その結果、導体パターン２２に印加される電
圧は、高い正または負のサージが印加されても所定の範
囲に有効にクランプされる。トランジスタはポリシリコ
ンパターン２４Ａおよび２４Ｂに沿って、連続して、ジ
グザグに形成されているため、電圧サージを緩和するた
めの導体パターン２２から接地パターン２３Ａあるいは
２３Ｂへの電荷の放出は、非常に効率よくおこなわれ
る。しかも、図６に示したような従来の入力保護回路に
於けるような、電流の行き止まりになるような分枝が導
体パターン２２には形成されないため、保護回路の作用
に関与しないトランジスタは存在せず、仮に非常に大き
い電圧サージが印加されても効果的にサージを抑圧する
ことができる。特に、図１の構造では、ポリシリコンパ
ターン２４Ａおよび２４Ｂがコンタクトホール２７ａの
両側まで延在するため、コンタクトホール２７ａの両側
にも別のトランジスタが形成され、従って導体パターン
２２の端部２２ａから拡散領域２６に伴う拡散抵抗をへ
てコンタクトホール２７ａまで到達した電流は、前記別
のトランジスタによってもクランプされる。
【００３１】図３は図１の入力保護回路の等価回路図で
ある。
ある。
【００３２】図２を参照するに、図示の回路は図５の回
路と類似した構成を有し、トランジスタＴ1 は図１中の
ギャップｇ1 およびｇ2 に対応して、ポリシリコンパタ
ーン２４Ａおよび２４Ｂに沿って連続して形成されてい
る。また、抵抗Ｒ1 は、導体パターン２２の先端部２２
ａから延在する拡散領域２６に伴う拡散抵抗により形成
される。さらに、抵抗Ｒ2 はアルミニウムパターン２７
の先に挿入されるポリシリコンパターン（図示せず）に
伴って形成されるものである。
路と類似した構成を有し、トランジスタＴ1 は図１中の
ギャップｇ1 およびｇ2 に対応して、ポリシリコンパタ
ーン２４Ａおよび２４Ｂに沿って連続して形成されてい
る。また、抵抗Ｒ1 は、導体パターン２２の先端部２２
ａから延在する拡散領域２６に伴う拡散抵抗により形成
される。さらに、抵抗Ｒ2 はアルミニウムパターン２７
の先に挿入されるポリシリコンパターン（図示せず）に
伴って形成されるものである。
【００３３】図１に示す保護回路のレイアウトは様々な
変形が可能である。例えば、突出部２２ｂ〜２２ｅを導
体パターン２２の両側のみならず一方の側にのみ形成し
てもよい。また、図１に示したように、導体パターン２
２の幅を、導体パターン２２の延在方向に、段階的にＷ
1 ，Ｗ2 ，Ｗ3 と変化させてもよい。
変形が可能である。例えば、突出部２２ｂ〜２２ｅを導
体パターン２２の両側のみならず一方の側にのみ形成し
てもよい。また、図１に示したように、導体パターン２
２の幅を、導体パターン２２の延在方向に、段階的にＷ
1 ，Ｗ2 ，Ｗ3 と変化させてもよい。
【００３４】図４は本発明の第２実施例による入力保護
回路のレイアウトを示す平面図である。
回路のレイアウトを示す平面図である。
【００３５】図４を参照するに、本実施例では前記導体
パターン２２に対応する導体パターン３２をジグザグ形
状に形成し、接地パターン２３Ａ，２３Ｂに対応する接
地パターン３３Ａ，３３Ｂを、導体パターン３２の形状
に対応した櫛歯形状に形成する。その結果、導体パター
ン３２と接地パターン３３Ａとの間にはジグザグに延在
する隙間ｇ1 が形成され、前記隙間ｇ1 に対応してジグ
ザグ形状に、前記ゲートパターン３４Ａに対応するポリ
シリコンパターン３４Ａが延在する。同様に、導体パタ
ーン３２と接地パターン３３Ｂとの間にもジグザグに延
在する隙間ｇ2が形成され、隙間ｇ2 に対応してゲート
パターン３４Ｂに対応するポリシリコンゲートパターン
３４Ｂが形成される。その結果、ポリシリコンパターン
３４Ａ，３４Ｂに対応して、導体パターン３２の両側に
一対のトランジスタが形成される。かかる構成では、入
力パッドに供給された信号は、導体パターン３２を伝っ
てその端部３２ａまで、途中で分岐することなく流れる
ため、入力パッド３２にサージが加わっても前記トラン
ジスタを介して効果的に接地へと逃がされる。その際、
図６の従来の入力保護回路におけるような、トランジス
タの一部分しか、かかる保護作用に関与しない問題点が
解消する。
パターン２２に対応する導体パターン３２をジグザグ形
状に形成し、接地パターン２３Ａ，２３Ｂに対応する接
地パターン３３Ａ，３３Ｂを、導体パターン３２の形状
に対応した櫛歯形状に形成する。その結果、導体パター
ン３２と接地パターン３３Ａとの間にはジグザグに延在
する隙間ｇ1 が形成され、前記隙間ｇ1 に対応してジグ
ザグ形状に、前記ゲートパターン３４Ａに対応するポリ
シリコンパターン３４Ａが延在する。同様に、導体パタ
ーン３２と接地パターン３３Ｂとの間にもジグザグに延
在する隙間ｇ2が形成され、隙間ｇ2 に対応してゲート
パターン３４Ｂに対応するポリシリコンゲートパターン
３４Ｂが形成される。その結果、ポリシリコンパターン
３４Ａ，３４Ｂに対応して、導体パターン３２の両側に
一対のトランジスタが形成される。かかる構成では、入
力パッドに供給された信号は、導体パターン３２を伝っ
てその端部３２ａまで、途中で分岐することなく流れる
ため、入力パッド３２にサージが加わっても前記トラン
ジスタを介して効果的に接地へと逃がされる。その際、
図６の従来の入力保護回路におけるような、トランジス
タの一部分しか、かかる保護作用に関与しない問題点が
解消する。
【００３６】以上、本発明を実施例について説明した
が、本発明はかかる実施例に限定されるものではなく、
本発明の要旨内において様々な変形・変更が可能であ
る。
が、本発明はかかる実施例に限定されるものではなく、
本発明の要旨内において様々な変形・変更が可能であ
る。
【００３７】
【発明の効果】本発明によれば、入力パッドから延在す
る導体パターンを、その第１の端からこれに対向する第
２の端まで電流を流すような形状に形成し、その両側に
第１および第２の接地パターンを配設し、前記導体パタ
ーンと第１の接地パターンの間の隙間に沿って第１のト
ランジスタを形成し、前記導体パターンと第２の接地パ
ターンの間の隙間に沿って第２のトランジスタを形成す
ることにより、導体パターンに印加されるサージ電圧
は、第１および第２の接地パターンに、第１および第２
のトランジスタを介して逃がされる。前記導体パターン
に左右に張り出す突出部を形成することにより、あるい
は前記導体パターンをジグザグに形成することにより、
第１および第２のトランジスタの面積を増大させること
ができる。その結果、従来の入力保護回路におけるよう
な、サージ電流がトランジスタの一部に集中して、他の
部分は流れないという問題点が解消する。
る導体パターンを、その第１の端からこれに対向する第
２の端まで電流を流すような形状に形成し、その両側に
第１および第２の接地パターンを配設し、前記導体パタ
ーンと第１の接地パターンの間の隙間に沿って第１のト
ランジスタを形成し、前記導体パターンと第２の接地パ
ターンの間の隙間に沿って第２のトランジスタを形成す
ることにより、導体パターンに印加されるサージ電圧
は、第１および第２の接地パターンに、第１および第２
のトランジスタを介して逃がされる。前記導体パターン
に左右に張り出す突出部を形成することにより、あるい
は前記導体パターンをジグザグに形成することにより、
第１および第２のトランジスタの面積を増大させること
ができる。その結果、従来の入力保護回路におけるよう
な、サージ電流がトランジスタの一部に集中して、他の
部分は流れないという問題点が解消する。
【図１】本発明の第１実施例による入力保護回路のレイ
アウトを示す図である。
アウトを示す図である。
【図２】図１の入力保護回路の一部分の構成を示す断面
図である。
図である。
【図３】図１の入力保護回路の構成を示す回路図であ
る。
る。
【図４】本発明の第２実施例による入力保護回路のレイ
アウトを示す図である。
アウトを示す図である。
【図５】一般的な入力保護回路の構成を示す回路図であ
る。
る。
【図６】図５の回路図に対応する従来の入力保護回路の
レイアウトを示す図である。
レイアウトを示す図である。
【図７】図６の入力保護回路の動作およびその問題点を
説明する図である。
説明する図である。
１，２１ 入力パッド ２ 集積回路初段回路 ３，１１，２２，３２ 導体パターン ４ 入力保護回路 １０ 入力保護回路形成領域 １０Ａ，１０Ｂ 拡散領域 １２，１５，１７，１６，２２ｆ，２３ａ，２３ｂ，２
４ａ，２４ｂ，２７ａ，２５ａ，２５ｂ，３２ａ コン
タクトホール １３ 拡散領域 １４，２７ リードパターン １６，２３Ａ，２３Ｂ，３３Ａ，３３Ｂ 接地パターン １８ ポリシリコンパターン １８ａ〜１８ｅ ゲートパターン ２３ｃ，２３ｄ 接地パッド ２４Ａ，２４Ｂ，３４Ａ，３４Ｂ ゲートパターン ２５Ａ，２５Ｂ ポリシリコン接地パターン １００ シリコン基板 １０１ フィールド酸化膜 １０２ ゲート酸化膜 １０３ 保護膜
４ａ，２４ｂ，２７ａ，２５ａ，２５ｂ，３２ａ コン
タクトホール １３ 拡散領域 １４，２７ リードパターン １６，２３Ａ，２３Ｂ，３３Ａ，３３Ｂ 接地パターン １８ ポリシリコンパターン １８ａ〜１８ｅ ゲートパターン ２３ｃ，２３ｄ 接地パッド ２４Ａ，２４Ｂ，３４Ａ，３４Ｂ ゲートパターン ２５Ａ，２５Ｂ ポリシリコン接地パターン １００ シリコン基板 １０１ フィールド酸化膜 １０２ ゲート酸化膜 １０３ 保護膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 27/088 9170−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｆ
Claims (7)
- 【請求項１】 集積回路を含む半導体基板上を延在し、
前記半導体基板上の接続パッドに接続された第１の端
と、前記第１の端に対向する第２の端と、前記第１の端
と第２の端との間を延在する第１および第２の縁部とに
より画成された導体パターンと；前記半導体基板上を延
在し、前記第１の縁部に対応した形状の第３の縁部を有
し、前記第１の縁部と前記第３の縁部との間に略一定の
幅の第１の隙間を形成する第１の接地パターンと；前記
半導体基板上を延在し、前記第２の縁部に対応した形状
の第４の縁部を有し、前記第２の縁部と前記第４の縁部
との間に略一定の幅の第２の隙間を形成する第２の接地
パターンと；前記半導体基板上に前記第１の隙間に対応
して形成され、前記第１および第３の縁部のいずれから
も離間して前記第１の隙間に沿って延在する第１のゲー
トパターンと；前記半導体基板上に前記第２の隙間に対
応して形成され、前記第２および第４の縁部のいずれか
らも離間して前記第１の隙間に沿って延在する第２のゲ
ートパターンと；前記半導体基板上に前記第１のゲート
パターンに対応して形成された第１のチャネル領域と；
前記半導体基板上に前記第２のゲートパターンに対応し
て形成された第２のチャネル領域と；前記半導体基板上
に前記導体パターンに対応して形成されたソース領域
と；前記半導体基板上に前記第１の接地パターンに対応
して形成された第１のドレイン領域と；前記半導体基板
上に前記第２の接地パターンに対応して形成された第２
のドレイン領域と；前記導体パターンに対応して形成さ
れ、前記導体パターンを前記ソース領域に電気的に接続
する第１のコンタクト手段と；前記第１の接地パターン
に対応して形成され、前記第１の接地パターンを前記第
１のドレイン領域に電気的に接続する第２のコンタクト
手段と；前記第２の接地パターンに対応して形成され、
前記第２の接地パターンを前記第２のドレイン領域に電
気的に接続する第３のコンタクト手段と；前記第１のゲ
ートパターンを接地する第１の接地手段と；前記第２の
ゲートパターンを接地する第２の接地手段と；前記半導
体基板上に、前記導体パターンの前記第２の端から延在
するように形成された、拡散抵抗を形成する拡散領域
と；前記拡散領域に接続され、前記集積回路に向かって
延在し、前記接続パッドに供給された電気信号を前記集
積回路へと搬送するリードパターンとよりなり、前記導
体パターンと、前記第１の接地パターンと、前記第１の
ゲートパターンと、前記第１のチャネル領域と、前記ソ
ース領域と、前記第１のドレイン領域とは第１のトラン
ジスタを形成し、前記導体パターンと、前記第２の接地
パターンと、前記第２のゲートパターンと、前記第２の
チャネル領域と、前記ソース領域と、前記第２のドレイ
ン領域とは第２のトランジスタを形成してなる、集積回
路の入力保護回路において、 前記第１および第２の接地パターンは、前記半導体基板
上において相互に空間的に分離した導電部材よりなり；
前記第１および第２のゲートパターンは、前記半導体基
板上において相互に空間的に分離した導電部材よりな
り；前記第１のドレイン領域は、前記第２のドレイン領
域とは、前記半導体基板上において、相互に空間的に分
離して形成されていることを特徴とする入力保護回路。 - 【請求項２】 前記導体パターンは、前記第１および第
２の縁部に、前記第１の端と前記第２の端を結ぶ導体パ
ターンの延在方向に略直交する方向に突出する突出部を
形成されていることを特徴とする請求項１記載の入力保
護回路。 - 【請求項３】 前記導体パターンは、前記第１の端から
第２の端まで、前記基板状をジグザグに延在することを
特徴とする請求項１記載の入力保護回路。 - 【請求項４】 さらに、前記基板中に前記拡散領域を、
前記導体パターンの第２の端から延在するように形成
し、前記拡散領域に前記第２の端から離間した位置おい
て前記接続されるように、前記集積回路に接続された別
のパターンを形成したことを特徴とする請求項１記載の
入力保護回路。 - 【請求項５】 さらに、前記基板上に、前記拡散領域に
対応して、前記第１および第２のゲートパターンを、前
記第１および第２のゲートパターンが、相互に離間し
て、略平行に、前記導体パターンの前記第２の端から前
記拡散領域に沿って延在するように形成し、前記拡散領
域中に、前記第１および第２のゲートパターンに対応し
てチャネル領域を形成することにより、前記拡散領域に
対応して別の一対のトランジスタを形成したことを特徴
とする請求項４記載の入力保護回路。 - 【請求項６】 前記第１ないし第３のコンタクト手段
は、前記基板表面に形成された絶縁膜中に形成されたコ
ンタクトホールよりなることを特徴とする請求項１から
５のうちいずれか一項記載の入力保護回路。 - 【請求項７】 前記第１の接地手段は一端をコンタクト
ホールを介して前記第１のゲートパターンに接続され、
他端を別のコンタクトホールを介して前記第１の接地パ
ターンに接続されたポリシリコンパターンよりなり、前
記第２の接地手段は一端をコンタクトホールを介して前
記第２のゲートパターンに接続され、他端を別のコンタ
クトホールを介して前記第２の接地パターンに接続され
たポリシリコンパターンよりなることを特徴とする請求
項１ないし６のうちいずれか一項記載の入力保護回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318706A JPH07176693A (ja) | 1993-12-17 | 1993-12-17 | 入力保護回路 |
| US08/297,761 US5477407A (en) | 1993-12-17 | 1994-08-30 | Protection circuit for protecting a semiconductor device from a voltage surge |
| KR1019940023991A KR0134285B1 (ko) | 1993-12-17 | 1994-09-23 | 반도체 장치를 전압 서지(voltage surge)로부터 보호하는 보호 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318706A JPH07176693A (ja) | 1993-12-17 | 1993-12-17 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176693A true JPH07176693A (ja) | 1995-07-14 |
Family
ID=18102086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5318706A Pending JPH07176693A (ja) | 1993-12-17 | 1993-12-17 | 入力保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5477407A (ja) |
| JP (1) | JPH07176693A (ja) |
| KR (1) | KR0134285B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004126597A (ja) * | 2003-10-06 | 2004-04-22 | Seiko Epson Corp | 液晶パネル用基板およびそれを用いた液晶パネル並びに投写型表示装置 |
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|---|---|---|---|---|
| US5565790A (en) * | 1995-02-13 | 1996-10-15 | Taiwan Semiconductor Manufacturing Company Ltd | ESD protection circuit with field transistor clamp and resistor in the gate circuit of a clamp triggering FET |
| US5563525A (en) * | 1995-02-13 | 1996-10-08 | Taiwan Semiconductor Manufacturing Company Ltd | ESD protection device with FET circuit |
| JPH09115999A (ja) * | 1995-10-23 | 1997-05-02 | Denso Corp | 半導体集積回路装置 |
| US5932917A (en) * | 1996-04-19 | 1999-08-03 | Nippon Steel Corporation | Input protective circuit having a diffusion resistance layer |
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| US5808343A (en) * | 1996-09-20 | 1998-09-15 | Integrated Device Technology, Inc. | Input structure for digital integrated circuits |
| US6013358A (en) * | 1997-11-18 | 2000-01-11 | Cooper Industries, Inc. | Transient voltage protection device with ceramic substrate |
| WO1998023018A1 (en) * | 1996-11-19 | 1998-05-28 | Surgx Corporation | A transient voltage protection device and method of making same |
| KR100227741B1 (ko) * | 1996-11-29 | 1999-11-01 | 윤종용 | 스텐바이 전원을 가진 전자제품 |
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| US6355508B1 (en) | 1998-09-02 | 2002-03-12 | Micron Technology, Inc. | Method for forming electrostatic discharge protection device having a graded junction |
| US6815775B2 (en) * | 2001-02-02 | 2004-11-09 | Industrial Technology Research Institute | ESD protection design with turn-on restraining method and structures |
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| US7645675B2 (en) * | 2006-01-13 | 2010-01-12 | International Business Machines Corporation | Integrated parallel plate capacitors |
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|---|---|---|---|---|
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| US4807080A (en) * | 1987-06-15 | 1989-02-21 | Zilog, Inc. | Integrated circuit electrostatic discharge input protection |
| JPH0369141A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | セミカスタム半導体集積回路 |
| JPH03209759A (ja) * | 1990-01-11 | 1991-09-12 | Matsushita Electron Corp | 半導体装置 |
| JPH03248567A (ja) * | 1990-02-27 | 1991-11-06 | Matsushita Electron Corp | 入力保護用トランジスタ |
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-
1993
- 1993-12-17 JP JP5318706A patent/JPH07176693A/ja active Pending
-
1994
- 1994-08-30 US US08/297,761 patent/US5477407A/en not_active Expired - Fee Related
- 1994-09-23 KR KR1019940023991A patent/KR0134285B1/ko not_active IP Right Cessation
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Also Published As
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|---|---|
| KR0134285B1 (ko) | 1998-04-20 |
| US5477407A (en) | 1995-12-19 |
| KR950021502A (ko) | 1995-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030107 |