KR0134285B1 - 반도체 장치를 전압 서지(voltage surge)로부터 보호하는 보호 회로 - Google Patents
반도체 장치를 전압 서지(voltage surge)로부터 보호하는 보호 회로Info
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Abstract
본원 발명은 반도체 집적 회로에 입력되는 입력 신호에서 정전 파괴를 초래하는 전압 서지를 효율적으로 제거할 수 있는 입력 보호 회로를 제공하는 것을 목적으로 한다.
본원 발명의 구성으로서는 일단을 입력 패드에 접속하고, 타단을 집적 회로부에 접속한 도체 패턴을 그 양측에 돌출부가 형성되도록 형성하고, 상기 도체 패턴의 양측에 제 1 및 제 2의 접속 패턴을 배설하고, 상기 도체 패턴의 양측에 따라서, 상기 도체 패턴과 상기 제 1의 접지 패턴의 사이 및 상기 도체 패턴과 상기 제 2의 접지 패턴과 사이에 상기 도체 패턴의 일단에서 타단까지 연속적으로 연재하도록 제 1 및 제 2의 트랜지스터를 형성하여 된 것이다.
Description
제 1 도는 본 발명의 제 1 실시예에 의한 입력 보호 회로의 레이아웃(layout)을 도시한 도.
제 2 도는 제 1 도의 입력 보호 회로의 일부분의 구성을 도시한 단면도.
제 3 도는 제 1 도의 입력 보호 회로의 구성을 도시한 회로도.
제 4 도는 본 발명의 제 2 실시예에 의한 입력 보호 회로의 레이아웃을 도시한 도.
제 5 도는 일반적인 입력 보호 회로의 구성을 도시한 도.
제 6 도는 제 5 도의 회로도에 대응하는 종래의 입력 보호 회로의 레이아웃을 도시한 도.
제 7 도는 제 6 도의 입력 보호 회로의 동작 및 그 문제점을 설명하는 도.
본 발명은 일반적으로 반도체 장치에 관한 것이고, 특히 반도체 집적 회로의 보호 회로에 관한 것이다.
최근의 SRAM 및 DRAM 등의 반도체 기억 장치 또는 그 다른 반도체 집적 회로 장치는 상당히 미세화된 구조를 갖기 때문에, 외부 회로에서 공급되는 상기 신호에 정상기에 의한 서지(surge)가 인가되면, 집적 회로 중의 미세한 pn접합 및, 커패시터가 용이하게 파괴를 일으킨다. 따라서, 이러한 정전 파괴를 제거하기 위하여, 현재의 집적 회로 장치에서는 일반적으로 집적 회로를 구성하는 반도체 칩의 표면에 형성된 본딩 패드(bonding pad)와 집적 회로의 입출력부와의 사이에 보호 회로가 설치되고, 정상기에 수반하는 전압 서지가 발생한 경우에 이를 기판으로 방출하도록 구성하고 있다.
제 5 도는 집적 회로의 입력단에 설치된 일반적인 입력 보호 회로의 예를 도시한 회로도이다.
제 5 도를 참조하여, 집적 회로 장치를 구성하는 반도체 칩상에는 외부 회로와의 접속하기 위한 입력 패드1이 형성되어 있고, 패드1에서는 집적 회로 IC의 초단 회로2로 향하여 전형적으로는 알루미늄 또는 알루미늄 합금으로 된 배선 패턴3이 연재(延在)한다. 배선 패턴3에는 게이트를 접지한 N채널형 트랜지스터 T1이 접속되어 있고, 트랜지스터 T1이 통전(通電)하면, 도체 패턴3상의 전하는 접지로 방출된다. 트랜지스터 T1은, 게이트가 접지되어 있기 때문에, 통상의 전압 서지가 인가되지 않은 상태에서는 OFF로 되어 있다. 그러나, 이러한 통상의 상태에서는, 입력 패드1에서 배선 패턴3을 통하여 공급되는 전류는 트랜지스터 T1의 소스를 구성하는 확산 영역을 통한 후, 또 다른 본딩 패드를 통하고, 집적 회로의 입력 초단 회로 2에 공급된다. 제 5 도 중, 확산 영역의 저항을 R1, 본딩 패드의 저항을 R2로 표시한다.
한편, 입력 패드1에 전압 서지에 따라 큰 양전압이 인가되면, 트랜지스터 T1은 소스.드레인 사이에 있어서 항복(降伏)을 일으키고, 배선 패턴3상의 전하를 접지로 방출한다. 또, 입력 패드에 트랜지스터 T1의 한계 전압을 초과하는 큰 음전압이 인가되면, 트랜지스터 T1은 통전하고, 또한 배선 패턴3상의 전하를 접지로 방출한다. 이와 같이, 트랜지스터 T1 및 저항 R1, R2는 회로2에 공급된 전압을 클램프(clamp)하여, 입력 보호 회로 4를 형성한다.
제 6 도는 제 5 도에 도시한 입력 보호 회로를 반도체 칩상에 형성한 경우에 레이아웃을 도시한 평면도이다. 도시한 입력 보호 회로는, 특개평 3-209759에 개시된 것에 대응하고, 표면상에 산화실리콘과 그 다른 절연막 형성한 실리콘 기판상에 형성되어 있다.
제 6 도를 참조하여, 입력 보호 회로는 절연층으로 피복된 기판상에 형성된 알루미늄 패턴 11을 포함한다. 알루미늄 패턴11은, 제 5 도의 배선 패턴3에 대응하고, 기판상에 형성된 입력 패드에 접속되어 있다. 제 6 도의 평면도로부터 알 수 있듯이, 알루미늄 패턴11은 분지 11a, 11b 및 11c를 포함한 빗형상의 상태를 가지고, 실리콘 기판 표면을 피복하는 절연층 중에 형성된 복수의 접점공 12를 통하여, 실리콘 기판 중에 형성된 n형 확산 영역13의 일단에 접속된다. 상기 확산 영역13은 제 5 도의 저항 R1을 형성하고, 상기 확산 영역13의 타단에서는 집적 회로 IC의 입력 초단 회로2에 연재하는 알루미늄 배선 패턴14가 연재한다. 또, 알루미늄 배선 패턴14와 집적 회로와의 사이에는 제 5 도의 저항 R2를 형성하는 폴리실리콘 패턴(도시되어 있지 않음)이 개재된다.
더우기, 상기 반도체 기판상에는 빗형상의 알루미늄 패턴에 대응하는 빗형상의 형상을 갖는 다른 알루미늄 패턴16이 형성되고, 기판 표면의 상기 절연층 중에 형성된 접점공(contact hole) 17에 있어서 실리콘 기판 중의 확산 영역13에 접속된다. 빗형상 패턴16은 접지되어 있고, 또 분지16a 및 16b를 갖는다. 패턴16은 기판상에 있어서 분지16a가 패턴11의 분지11a와 11b의 사이에 거의 일정한 폭의 갭을 두고 연재하도록 또 분지16b가 패턴11의 분지11b와 분지11c의 사이에 역시 거의 일정한 폭의 갭을 두고 연재하도록 배치된다. 그 결과, 패턴11과 16과의 사이에는 거의 일정한 폭을 갖는 갭(gap) g1∼g5가 형성된다.
패턴16은 얇은 산화 실리콘막에 의해 피복되고, 산화 실리콘막상에는 가늘고 긴 18a∼18e를 갖는 폴리실리콘 패턴18이 형성되고, 패턴 접점공19를 통하여 패턴16에 접속된다. 폴리실리콘 패턴18은 상기기판상에 상기 분지 18a∼18e가 상기 갭g1에서 g5에 대응하여 연재하도록 배치되고, 그 결과, 상기 갭g1∼ g5에 있어서, 폴리실리콘 패턴 18의 분지 18a∼18e가 상기 갭 18a∼18e를 게이트로 하고, 접점공12 바로 아래의 확산 영역13을 소스로 하고, 더우기 접점공 17 바로 아래의 확산 영역13을 드레인으로 하는 트랜지스터가 형성된다. 이와 같이 하여 형성된 트랜지스터는 드레인이 접점공17 및 패턴16을 통하여 접지되어 있고, 제 5 도의 트랜지스터 T1을 구성한다.
제 7 도는 제 6 도의 레이아웃을 갖는 입력 보호 회로의 동작을 도시한 것이다.
제 7 도를 참조하여, 입력 패드1에 인가된 입력 신호에 대응하는 전자(또는 홀(hole)),는 배선 패턴11, 확산 영역13 및 배선 패턴14를 경유하여, 집적 회로의 입력단회로2에 흐르지만 그때, 상기 갭 g1∼g5에 대응하여 형성된 트랜지스터 T1이 패드1에 인가된 정상기에 기인하는 전압 서지에 의해 통전 또는 항복을 일으키면, 이들 전자는 패턴16을 경유하여 접지로 방출된다. 따라서, 도시한 레이아웃에서는 패드1에서 공급된 전자류는 그 대부분이 분지 11a를 통하여 도체 패턴14로 흐르기 때문에, 트랜지스터 T1이 서지에 의해 통전하는 경우에도, 전자는 그 대부분이 분지11a에서 이것에 대응하는 접지 패턴16의 분지 16a로 흐르고, 트랜지스터 T1 중, 다른 분지에 대응하여 형성된 부분을 흐르는 전자류는 미미하다. 트랜지스터 T1은, 앞서 설명한 바와 같이, 갭 g1∼g5에 걸쳐서 연속적으로 형성되어 있으므로, 상당히 큰 전류 구동 능력을 갖지만, 이와 같이 트랜지스터 동작시의 전자류는, 그 일부분을 흐를 뿐으로, 따라서 그 잠재적인 능력이 충분히 이용되지 않는다. 그 결과, 종래의 집적 회로에서는, 집적 회로에 접속된 배선 패턴14상에 있어서 충분한 전압 서지를 억제할 수 없어, 집적 회로가 파괴하는 위험을 충분히 제거할 수 없었다.
그러므로, 본 발명은 상기의 문제점을 해결한, 신규하고 유용한 집적 회로의 보호 회로 및 이러한 보호 회로를 갖는 집적 회로를 제공하는 것을 개괄적 목적으로 한다.
본 발명의 보다 구체적인 목적은 보호 회로를 구성하는 트랜지스터의 전류 구동 능력을 최대화하도록 한 레이아웃을 갖는 집적 회로의 보호 회로 및 이러한 보호 회로를 갖춘 집적 회로를 제공하는 데 있다.
본 발명의 그 다른 목적 및 특징은 이하에 도면을 참조하여 상세한 설명으로부터 명백시 된다.
본 발명은 집적 회로를 포함한 반도체 기판상을 연재하고, 상기 반도체 기판상의 접속 패드에 접속된 제 1의 단과, 상기 제 1의 단에 대향하는 제 2의 단과, 상기 제 1의 단과 제 2의 단과의 사이를 연재하는 제 1 및 제 2의 모서리부와에 의해 형성된 도체 패턴과 상기 반도체 기판상을 연재하고 상기 제 1의 모서리부에 대응한 형상의 제 3의 모서리부를 가지고, 상기 제 1의 모서리부와 상기 제 3의 모서리부와의 사이에 거의 일정한 폭의 제 1의 갭을 형성하는 제 1의 접지 패턴과 상기 반도체 기판상을 연재하고, 상기 제 2의 모서리부 대응한 형상의 제 4의 모서리부를 가지고, 상기 제 2의 모서리부와 상기 제 4의 모서리부와의 사이에 거의 일정한 폭의 제 2의 갭을 형성하는 제 2의 접지 패턴과 상기 반도체 기판상에 상기 제 1의 갭에 대응하여 형성되고, 상기 제 1 및 제 3의 모서리부의 어떤 것에서도 이간(離間)하여 상기 제 1의 갭에 따라서 연재하는 제 1의 게이트 패턴과 상기 반도체 기판상에 상기 제 2의 갭에 대응하여 형성되고, 상기 제 2 및 제 4의 모서리부의 어떤 것에서도 이간하여 상기 제 1의 갭에 따라서 연재하는 제 2의 게이트 패턴과 상기 반도체 기판상에 상기 제 1의 게이트 패턴에 대응하여 형성된 제 1의 채널 영역과, 상기 반도체 기판상에 상기 제 2의 게이트 패턴에 대응하여 형성된 제 2의 채널 영역과 상기 반도체 기판상에 상기 도체 패턴에 대응하여 형성된 소스 영역과 상기 반도체 기판상에 상기 제 1의 접지 패턴에 대응하여 형성된 제 1의 드레인 영역과, 상기 반도체 기판상에 상기 제 2의 접지 패턴에 대응하여 형성된 제 2의 드레인 영역과, 상기 도체 패턴에 대응하여 형성되고, 상기 도체 패턴을 상기 소스 영역에 상기적으로 접속하는 제 1의 접점(contact) 수단과, 상기 제 1의 접지 패턴에 대응하여 형성되고, 상기 제 1의 접지 패턴을 상기 제 1의 드레인 영역에 상기적으로 접속하는 제 2의 접점 수단과, 상기 제 2의 접지 패턴에 대응하여 형성되고, 상기 제 2의 접지 패턴을 상기 제 2의 드레인 영역에 상기적으로 접속하는 제 3의 접점 수단과, 상기 제 1의 게이트 패턴을 접지하는 제 1의 접지 수단과, 상기 제 2의 게이트 패턴을 접지하는 제 2의 접지 수단과, 상기 반도체 기판상에 상기 도체 패턴의 상기 제 2의 단에서 연재하도록 형성되어 확산 저항을 형성하는 확산 영역과, 상기 확산 영역에 접속되고, 상기 집적 회로 쪽으로 연재하고, 상기 접속 패드에 공급된 상기 신호를 상기 집적 회로에 운송하는 리드 패턴으로 구성되고, 상기 도체 패턴과, 상기 제 1의 접지 패턴과, 상기 제 1의 게이트 패턴과, 상기 제 1의 채널 영역과, 상기 소스 영역과, 상기 제 1의 드레인 영역과는 제 1의 트랜지스터를 형성하고, 상기 도체 패턴과, 상기 제 2의 접지 패턴과, 상기 제 2의 게이트 패턴과, 상기 제 2의 채널 영역과, 상기 소스 영역과 상기 제 2의 드레인 영역과는 제 2의 트랜지스터를 형성하여 있는 집적 회로의 입력 보호 회로에 있어서, 상기 제 1 및 제 2의 접지 패턴은 상기 반도체 기판상에 있어서 상호 공간적으로 분리한 도전 부재로 구성되고, 상기 제 1 및 제 2의 게이트 패턴은 상기 반도체 기판상에 있어서 상호 공간적으로 분리한 도전 부재로 구성되고, 상기 제 1의 드레인 영역은 상기 제 2의 드레인 영역과는 상기 반도체 기판상에 있어서, 상호 공간적으로 분리하여 형성되는 것을 특징으로 하는 입력 보호 회로에 의해 달성한다.
본 발명에 따르면, 접속 패드에 공급된 전압 서지는 반도체 기판상의 집적 회로에 공급되기 전에 반드시 도체 패턴을 통하여 상기 제 1의 단에서 제 2의 단까지 흐르므로, 도체 패턴의 제 1 및 제 2의 모서리부에 따라 상기 제 1의 단에서 제 2의 단으로 연속적으로 형성된 제 1 및 제 2의 트랜지스터에 의해, 효과적으로 접지로 방출된다. 도체 패턴은 접속 패턴에서 집적 회로에 이르는 전류로는 형성하지 않는 분지를 포함하지 않기 때문에, 제 6 도의 종래 예에서와 같이 전압 서지에 수반한 전류가 도체 패턴의 특정의 부분에 집중하는 한쪽에서 그 밖의 부분을 통과시켜, 그 결과 제 1 및 제 2의 트랜지스터의 일부분밖에 전압 서지의 해소에 기여한다는 문제가 본 발명에서는 효과적으로 해결된다. 그리고, 본 발명의 구성에서는 도체 패턴은 접속 패드에 공급된 신호를 제 1의 단에서 제 2의 단으로 연속한 실질적으로 단일의 경로에 의해 운송하기 때문에, 도체 패턴의 양측에 제 1 및 제 2의 모서리부에 대응하여 형성된 제 1 및 제 2의 접지 패턴은 필연적으로 도체 패턴을 두고 공간적으로 분리한 2개의 도체 부재에 의해 구성되는 것에 있다. 또, 이에 따라서, 제 1 및 제 2의 게이트 패턴도 도체 패턴을 통하여 공간적으로 분리한 2개의 도체 부재로 구성되는 것에 있다.
특히, 상기 도체 패턴을 상기 기판상에 있어서, 상기 제 1 및 제 2의 모서리부가 상기 제 1의 단과 상기 제 2의 단을 연결한 도체 패턴의 연재 방향으로 직교하는 방향으로 돌출하도록 형성함으로써, 상기 제 1의 모서리부 및 대응하는 제 3의 모서리부의 사이 및 상기 제 2의 모서리부 및 대응하는 제 4의 모서리부의 사이에 형성되는 트랜지스터의 면적을 증대시킬 수 있어, 효과적인 집적 회로의 보호가 실현할 수 있다.
더우기, 상기 가판 중에 상기 확산 영역을 상기 도체 패턴의 제 2의 단에서 연재하도록 형성하고, 상기 확산 영역에 상기 제 2의 단에서 이간한 위치에 있어서 상기 접속되도록 상기 집적회로에 접속된 다른 패턴을 형성함으로써, 상기 입력 회로 중에, 상기 접속 패드에서 상기 집적 회로에 이르는 신호로 직렬로 접속되는 저항을 상기 확산 영역의 확산 저항의 형태로 형성하는 것이 가능하다.
더우기, 상기 기판상에 상기 확산 영역에 대응하여, 상기 제 1 및 제 2의 게이트 패턴을 상기 제 1 및 제 2의 게이트 패턴이 상호 이간하여, 거의 평행하게 상기 도체 패턴의 상기 제 2의 단에서 상기 확산 영역에 따라 연재하도록 형성하고, 상기 확산 영역 중에 상기 제 1 및 제 2의 게이트 패턴에 대응하여 채널 영역을 형성함으로써, 상기 확산 영역에 대응하여 다른 한 쌍의 트랜지스터를 형성하는 것이 가능하다. 그 결과, 상기 제 1의 도체 패턴에 대응하여 형성된 트랜지스터에서는 제거할 수 없는 전압 서지를 상기 다른 트랜지스터에 의해 효과적으로 소거하는 것이 가능하다.
제 1 도는 본 발명의 일실시예에 의한 입력 보호 회로의 레이아웃을 도시한 평면도이다.
제 1 도를 참조하여, 입력 보호 회로는 집적 회로 IC를 형성한 얇은 절연막(제 1 도에는 도시되어 있지 않음)으로 피복된 p형 실리콘의 반도체 기판 100상의 영역 10에 형성된다. 상기 절연막을 영역 10에 있어서 두께가 얇아지도록 형성되고, 기판 100상에는 후에 설명한 바와 같이, 와이어 본딩 공정 등에 의해 외부 회로에 상기적으로 접속되는 접속 패드 21이 형성되어 있다.
상기 접속 패드21에서는 상기 절연막상을 상기 접속 패드21에 대응하는 제 1의 단에서 타단 22a까지 알루미늄 또는 알루미늄 합금 등의 도체 패턴22가 연재한다. 도체 패턴22에는 그 한 쪽의 측모서리 22A에서 측방향으로 연재하는 돌출부 22b, 22c가 형성되며, 또 상기 측모서리 22A에 대향하여 다른 쪽의 측모서리 22B에도, 상기 제 1의 방향과는 역방향으로 연재하는 돌출부 22d, 22e가 상기 돌출부 22b, 22c에 대하여 좌우대칭으로 형성되어 있다. 또, 상기 도체 패턴22는, 기판 100상의 상기 영역10에 있어서, 상기 절연막 중에 형성된 복수의 접점공 22f를 통하여 기판에 상기적으로 접속된다.
더우기, 상기 절연막상에는 상기 측모서리 22A에 대응한 형상의 모서리부 23C를 갖는 제 1의 접지 패턴 23A가 상기 도체 패턴22와의 사이에 거의 일정한 폭의 제 1의 갭 g1을 형성하도록 형성되고, 상기 갭 g1에 대향하여 기판100을 피복한 상기 절연막이 노출된다. 또, 상기 절연막상에는 상기 측모서리 22B에 대응한 형상의 모서리부 23D를 갖는 제 2의 접지 패턴 23B가, 상기 도체 패턴22와의 사이에 상기 제 1의 갭 g1과 동일한 큰 거의 일정한 폭의 제 2의 갭 g2가 형성되도록 형성되고, 상기 갭 g2에 대향하여 상기 절연막이 노출된다. 접지 패턴 23A는 기판 100에 상기 절연막 중에 형성된 접점공 23a를 통하여 접속되고, 한 쪽의 접지 패턴 23B는 기판 100에 상기 절연막 중에 형성된 접점공 23b를 통하여 접속된다. 기판 10 중에는 접지 패턴 23A에 대응하여 n+형 영역이 형성되어 있어, 그 결과, 상기 접점공23a은 접지 패턴 23A를 이러한 n+형 영역에 접속한다. 마찬가지로, 기판 100 중에는 접지 패턴 23B에 대응하여 n+형 영역이 형성되고, 접지 패턴 23B는 이러한 n+형 영역의 접점공 23b를 통하여 접속된다. 더욱이, 기판 100 중에는, 도체 패턴22에 대응하여 n+형 영역이 형성되고, 상기 접점공 22f는 도체 패턴22와 이에 대응하는 기판 100 중의 상기 n+형 영역과를 접속한다.
접지 패턴 23A는 기판 100을 피복하는 절연막상을 연재하고, 기판 100상에 형성된 접지 패드23c에 접속된다. 보다 구체적으로는 접지 패드23c는 도체 패턴22 및 접지 패턴 23A, 23B를 피복하는 PSG 또는 SOG 등의 보호막상에 형성되고, 상기 보호막 중에 형성된 접점공을 통하여 접지 패턴 23A에 접속된다. 마찬가지로, 접지 패턴 23B는 기판 100을 피복하는 절연막상을 연재하고, 기판 100상에 형성된 접지 패드 23d에 접속된다. 그때, 접지 패드 23d는 접지 패드 23c와 동일하게 상기 보호막상에 형성되고, 접점공을 통하여 접지 패턴23B에 접속된다. 또, 앞서 설명한 입력 패드21도 동일하게 보호막상에 형성되고, 보호막 중에 형성된 접점공을 통하여 도체 패턴22에 접속된다.
도시한 구성에서는 접지 패턴23A와 23B가 도체 패턴22를 두고 반대측에 형성되어 있으므로, 접지 패드23c도에 입력 패드21을 두고 접지 패드 23d의 반대측에 형성되어 있다. 단, 도체 패턴 23A 및 23B를 기판 100상에 형성된 공통의 접지 패턴에 접속되도록 형성하는 것도 가능하다.
또, 상기 갭 g1에 대응하여, 상기 도체 패턴22와 상기 접지 패턴 23A의 어떤 것과도 이간하여, 폴리실리콘으로 된 제 1의 게이트 패턴 24A가 갭 g1으로 노출된 절연막사이에 형성된다. 마찬가지로, 갭 g2에 대응하여 갭 g2로 노출된 절연막상에는, 상기 도체 패턴22와 상기 접지 패턴 23B의 어떤 것과도 이간하여 폴리실리콘으로 된 제 2의 게이트 패턴24B가 형성된다. 또, 게이트 패턴 24A 및 24B의 바로 아래에는 p형 채널 영역이 형성된다. 게이트 패턴 24A는 접점공 24a에 있어서 폴리실리콘 패턴 25A에 접속되고, 폴리실리콘 접점공 25A는 다른 접점공 25a에 있어서 접지 패턴 23A에 접속된다. 마찬가지로, 게이트 패턴 24B는 접점공 24b에 있어서 폴리실리콘 패턴 25B에 접속되고, 폴리실리콘 패턴 25B는 접점공 25b에 있어서 접지 패턴 23B에 접속된다. 단, 폴리
실리콘 패턴 25A, 15B는 상기 보호막상에 형성되고, 상기 접점공 24a, 25a 및 24b, 25b는 상기 보호막이 형성된다. 폴리실리콘 패턴 25A, 25B는 각각 게이트 패턴 24A, 24B를 대응하는 접지 패턴 23A 및 23B에 접속하여, 그 결과 게이트 패턴 24A, 24B는 접지 전위로 보지(保持)지보된다.
제 1 도의 레이아웃에서는 또한 도체 패턴22의 단부22a에서, 확산 영역26이 기판100중을 패턴22의 개략적으로 연재 방향에 대하여 직각의 방향으로 연재하고, 상기 접지 패턴 23A 및 23B가 확산 영역26의 양측에 연재한다. 확산 영역26에는 상기 단부22a에서 이간한 위치에 접점공 27a가 형성되고, 접점공 27a가 있어서 집적 회로 IC로 연재하는 다른 도체 패턴27이 접속된다. 도시하지는 않았지만, 도체 패턴27과 집적 회로 IC와의 사이에는, 저항으로서 작용하는 다른 폴리실리콘 패턴을 형성하여도 좋다. 이러한 구성의 결과, 폴리실리콘 게이트 패턴24A는 접점공 27a에 대응하는 위치에 있어서 접지 패턴23A와 도체 패턴의 사이에 형성되고, 또 폴리실리콘 게이트 패턴 24B는 접지 패턴 23B와 도체 패턴의 사이에 형성된다.
제 2 도는 제 1 도의 입력 보호 회로의 구조를 도시한 단면도이다.
제 2 도를 참조하여, 실리콘 기판100은 영역10에 대응하여 형성된 p형 웰(well)을 갖고, 입력 보호 회로는 이러한 p형 웰상에 형성된다. 기판100상에는, 영역10을 형성하도록 필드 산화막 101이 형성되고, 또 영역10에 대응하여 얇은 산화막102가 형성된다. 산화막102중에는 복수의 접점공 23a가 형성되고, 접점공 23a에 대응하여 접지 패턴 23A가 형성되어 있다. 산화막102중에는, 마찬가지로 복수의 접점공22f가 형성되고, 접점공 22f에 대응하여 도체 패턴22가 형성되어 있다. 또, 기판100중에는, 접지 패턴23A에 대응하여 확산 영역10A가 형성되고, 접지 패턴23A는 대응하는 확산 영역10A에 상기 접점공23a를 통하여 접속된다. 마찬가지로, 기판100중에는 도체 패턴22에 대응하여 확산 영역 10B가 형성되고, 도체 패턴22는 대응하는 확산 영역10B에 접점공22f를 통하여 접속된다. 더욱이, 산화막 102상의 패턴 22와 패턴 23A와의 사이에 노출된 영역에 폴리실리콘으로 된 상기 게이트 패턴 24A가 형성된다. 더욱이, 전체의 구조는 PSG 등의 보호막 103에 의해 피복되고, 보호막 103상에는 상기 폴리실리콘 25A가 형성된다. 앞에서도 설명한 바와같이, 폴리실리콘 25A가 형성된다. 앞에서도 설명한 바와 같이, 폴리실리콘 25A는 접지 패턴 23A 및 폴리실리콘 24A에 보호막 103중에 형성된 접점공 25a 및 24a를 통하여 접속된다. 제 2의 단면도에서는 접지 패턴 23A 또는 도체 패턴22는 복수의 부분으로 이루어진 것처럼 보이지만, 이는 도체 패턴 22의 측면에 돌출부 22b, 22c에 의한 외관 효과로 실제로는 제 1 도의 평면도로부터 알 수 있듯이, 접지 패턴 23A 또는 도체 패턴 22는 단일의 도체 부재로 구성되어 있다. 제 2 도와 동일한 구조는 도체 패턴 22와 접지 패턴 23B와의 사이에도 존재한다. 이러한 구조는 제 2 도에 의해 명백하고, 설명을 생략한다.
제 2 도의 구조에서는 폴리실리콘 패턴 24A의 각각에 대응하여 MOS트랜지스터가 형성되어 있는 것을 알 수 있다. 그때, 도체 패턴 22가 소스 전극, 도체 패턴 23A가 드레인 전극으로서 작용하고, 확산 영역 10B가 소스 영역을 또, 확산 영역 10A가 드레인 영역을 형성한다. 폴리실리콘 패턴 24A는 게이트 전극으로서 작용하고, 폴리실리콘 패턴 25A를 통하여 드레인 전극 23A에 접속되므로, 제 2 도의 구조 중에 형성된 트랜지스터는 다이오드로서 작용한다. 그 결과, 도체 패턴 22에 인가되는 전압은 높은 양 또는 음의 서지가 인가되어도 소정의 범위에 유효하게 클램프된다. 트랜지스터는 폴리실리콘 패턴 24A 및 24B에 따라서 연속하여 지그재그로 형성되어 있기 때문에, 전압 서지를 완화하기 위하여 도체 패턴 22에서 접지 패턴 23A 또는 23B로의 전하의 방출은 상당히 효율적으로 행해진다. 더욱이, 제 6 도에 도시한 바와 같은 종래의 입력 보호 회로에서와 같은 전류의 중단이 없도록 분지가 도체 패턴 22에는 형성되어 있지 않기 때문에, 보호 회로의 작용에 관여되지 않는 트랜지스터는 존재하지 않고 반대로 상당히 큰 전압 서지가 인가되어도 효과적으로 서지를 억압할 수가 있다. 특히, 제 1 도의 구조에서는 폴리실리콘 패턴 24A 및 24B가 접점공 27a의 양측까지 연재하기 위하여, 접점공 27a의 양측에도 다른 트랜지스터가 형성되고, 따라서, 도체 패턴 22의 단부 22a에서 확산 영역 26에 수반하는 확산 저항을 거쳐 접점공 27a까지 도달한 전류는 상기 다른 트랜지스터에 의하여도 클램프된다.
제 3 도는 제 1 도의 입력 보호 회로의 등가회로도이다.
제 2 도를 참조하여, 도시한 회로는 제 5 도의 회로와 유사한 구성을 갖고, 트랜지스터 T1은 제 1 도 중의 갭 g1 및 g2에 대응하여, 폴리실리콘 패턴 24A 및 24B에 따라서 연속하여 형성되어 있다. 또, 저항 R1은, 도체 패턴22의 선단부 22a에서 연재하는 확산 영역26에 수반하는 확산 저항에 의해 형성된다. 더욱이, 저항 R2는 알루미늄 패턴27 사이에 삽입되는 폴리실리콘 패턴(도시되어 있지 않음)에 수반하여 형성될 수도 있다.
제 1 도에 도시한 보호 회로의 레이아웃은 다양한 변형이 가능하다. 예를 들면, 돌출부 22b∼22e를 도체 패턴22의 양측의 어떤 일측에만 형성할 수도 있다. 또, 제 1 도에 도시된 바와 같이, 도체 패턴22의 폭을 도체 패턴22의 연재 방향으로, 단계적으로 W1, W2, W3로 변화시킬 수가 있다.
제 4 도는 본 발명의 제 2 실시예에 의한 입력 보호 회로의 레이아웃을 도시한 평면도이다.
제 4 도를 참조하여, 본 실시예에서는 상기 도체 패턴 22에 대응하는 도체 패턴 32를 지그재그 형상으로 형성하고, 접지 패턴 23A, 23B에 대응하는 접지 패턴 33A, 33B를 도체 패턴32의 형상으로 대응한 빗형상으로 형성한다. 그 결과, 도체 패턴32와 접지 패턴33A와의 사이에는 지그재그로 연재하는 갭 g1이 형성되고, 상기 갭 g1에 대응하여 지그재그 형상으로 상기 게이트 패턴 34A에 대응하는 폴리실리콘 패턴 34A가 연재한다. 마찬가지로, 도체 패턴32와 접지 패턴 33B와의 사이에도 지그재그로 연재하는 갭 g2가 형성되고, 갭 g2에 대응하여 게이트 패턴 34B에 대응하는 폴리실리콘 게이트 패턴 34B가 형성된다. 그 결과, 폴리실리콘 패턴 34A, 34B에 대응하여, 도체 패턴 32의 양측에 한 쌍의 트랜지스터가 형성된다. 이러한 구성에서는 입력 패드에 공급된 신호는 도체 패턴 32를 통하여 그 단부 32a까지 도중에 분지하는 일없이 흐르므로, 입력 패드32에 서지가 인가하여도 상기 트랜지스터를 통하여 효과적으로 접지로 방출된다. 그때, 제 6 도의 종래의 입력 보호 회로에서와 같이, 트랜지스터의 일부분만 이러한 보호 작용에 관여되지 않는 문제점이 해소된다.
이상, 본 발명을 실시예에 대하여 설명하였지만, 본 발명은 이러한 실시예에 한정되지 않고, 본 발명의 요지내에 있어서 다양한 변형, 변경이 가능하다.
본 발명에 의하면, 입력 패드에서 연재하는 도체 패턴을 그 제 1의 단에서 이에 대향하는 제 2의 단까지 전류를 흐르도록 한 형상으로 형성하고, 그 양측에 제 1 및 제 2의 접지 패턴을 배설하고, 상기 도체 패턴과 제 1의 접지 패턴의 사이의 갭에 따라서 제 1의 트랜지스터를 형성하고, 상기 도체 패턴과 제 2의 접지 패턴의 사이의 갭에 따라서 제 2의 트랜지스터를 형성함으로써, 도체 패턴에 인가되는 서지 전압은 제 1 및 제 2의 접지 패턴에 제 1 및 제 2의 트랜지스터를 통하여 방출된다. 상기 도체 패턴의 좌우에 돌출된 돌출부를 형성함으로써, 또는 상기 도체 패턴을 지그재그로 형성함으로써, 제 1 및 제 2의 트랜지스터의 면적을 증대시킬 수가 있다. 그 결과, 종래의 입력 보호 회로에서와 같은 서지 전류가 트랜지스터의 일부에 집중하여, 다른 부분은 흐르지 않는다고 하는 문제점이 해소된다.
Claims (7)
- 집적 회로를 포함한 반도체 기판상을 연재하고, 상기 반도체 기판상의 접속 패드에 접속된 제 1의 단과, 상기 제 1의 단에 대향하는 제 2의 단과, 상기 제 1의 단과 제 2의 단과의 사이를 연재하는 제 1 및 제 2의 모서리부와에 의해 형성된 도체 패턴과, 상기 반도체 기판상을 연재하고 상기 제 2의 모서리부에 대응한 형상의 제 3의 모서리부를 가지고, 상기 제 1의 모서리부와 상기 제 3의 모서리부와의 사이에 거의 일정한 폭의 제 1의 갭을 형성하는 제 1의 접지 패턴과, 상기 반도체 기판상을 연재하고, 상기 제 2의 모서리부 대응한 형상의제 4의 모서리부를 가지고, 상기 제 2의 모서리부와 상기 제 4의 모서리부와의 사이에 거의 일정한 폭의 제 2의 갭을 형성하는 제 2의 접지 패턴과, 상기 반도체 기판상에 상기 제 1의 갭에 대응하여 형성되고, 상기 제 1 및 제 3의 모서리부의 어떤 것에서도 이간(離間)하여 상기 제 1의 갭에 따라서 연재하는 제 1의 게이트 패턴과, 상기 반도체 기판상에 상기 제 2의 갭에 대응하여 형성되고, 상기 제 2 및 제 4의 모서리부의 어떤 것에서도 이간하여 상기 제 1의 갭에 따라서 연재하는 제 2의 게이트 패턴과, 상기 반도체 기판상에 상기 제 1의 게이트 패턴에 대응하여 형성된 제 1의 채널 영역과, 상기 반도체 기판상에 상기 제 2의 게이트 패턴에 대응하여 형성된 제 2의 채널 영역과, 상기 반도체 기판상에 상기 도체 패턴에 대응하여 형성된 소스 영역과, 상기 반도체 기판상에 상기 제 1의 접지 패턴에 대응하여 형성된 제 1의 드레인 영역과, 상기 반도체 기판상에 상기 제 2의 접지 패턴에 대응하여 형성된 제 2의 드레인 영역과, 상기 도체 패턴에 대응하여 형성되고, 상기 도체 패턴을 상기 소스 영역에 상기적으로 접속하는 제 1의 접점(contact) 수단과, 상기 제 1의 접지 패턴에 대응하여 형성되고, 상기 제 1의 접지 패턴을 상기 제 1의 드레인 영역에 상기적으로 접속하는 제 2의 접점 수단과, 상기 제 2의 접지 패턴에 대응하여 형성되고, 상기 제 2의 접지 패턴을 상기 제 2의 드레인 영역에 상기적으로 접속하는 제 3의 접점 수단과, 상기 제 1의 게이트 패턴을 접지하는 제 1의 접지 수단과, 상기 제 2의 게이트 패턴을 접지하는 제 2의 접지 수단과, 상기 반도체 기판상에 상기 도체 패턴의 상기 제 2의 단에서 연재하도록 형성되어 확산 저항을 형성하는 확산 영역과, 상기 확산 영역에 접속되고, 상기 집배적 회로 쪽으로 연재하고, 상기 접속 패드에 공급된 상기 신호를 상기 집적 회로에 운송하는 리드 패턴으로 구성되고, 상기 도체 패턴과, 상기 제 1의 접지 패턴과, 상기 제 1의 게이트 패턴과, 상기 제 1의 채널 영역과, 상기 소스 영역과, 상기 제 1의 드레인 영역과는 제 1의 트랜지스터를 형성하고, 상기 도체 패턴과, 상기 제 2의 접지 패턴과, 상기 제 2의 게이트 패턴과, 상기 제 2의 채널 영역과, 상기 소스 영역과 상기 제 2의 드레인 영역과는 제 2의 트랜지스터를 형성하여 있는 집적 회로의 입력 보호 회로에 있어서, 상기 제 1 및 제 2의 접지 패턴은 상기 반도체 기판상에 있어서 상호 공간적으로 분리한 도전부재로 구성되고, 상기 제 1 및 제 2의 게이트 패턴은 상기 반도체 기판상에 이어서 상호 공간적으로 분리한 도전 부재로 구성되고, 상기 제 1의 드레인 영역은 상기 제 2의 드레인 영역과는 상기 반도체 기판상에 있어서, 상호 공간적으로 분리하여 형성되는 것을 특징으로 하는 입력 보호 회로.
- 제 1 항에 있어서, 상기 도체 패턴은 상기 제 1 및 제 2의 모서리부에 상기 제 1의 단과 상기 제 2의 단을 연결하는 도체 패턴의 연재 방향으로 직교하는 방향으로 돌출하는 돌출부를 형성하는 것을 특징으로하는 입력 보호 회로.
- 제 1 항에 있어서, 상기 도체 패턴은 상기 제 1의 단에서 제 2의 단까지 상기 기판상을 지그재그로 연재하는 것을 특징으로 하는 입력 보호 회로.
- 제 1 항에 있어서, 상기 기판중에 상기 확산 영역을 상기 도체 패턴의 제 2의 단에서 연재하도록 형성하고, 상기 확산 영역에 상기 제 2의 단에서 이간한 위치에 있어서 상기 접속되도록, 상기 집적 회로에 접속된 다른 패턴을 형성한 것을 특징으로 하는 입력 보호 회로.
- 제 4 항에 있어서, 상기 기판상에 상기 확산 영역에 대응하여, 상기 제 1 및 제 2의 게이트 패턴을 상기 제 1 및 제 2의 게이트 패턴이 상호에 이간하여 거의 평행하게 상기 도체 패턴의 상기 제 2의 단에서 상기 확산 영역에 따라서 연재하도록 형성하고, 상기 확산 영역 중에 상기 제 1 및 제 2의 게이트 패턴에 대응하여 채널 영역을 형성함으로써, 상기 확산 영역에 대응하여 다른 한 쌍의 트랜지스터를 형성한 것을 특징으로 하는 입력 보호 회로.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 제 1 내지 제 3의 접점 수단은 상기 기판 표면에 형성된 절연막 중에 형성된 접점공으로 구성된 것을 특징으로 하는 입력 보호 회로.
- 제 1항 내지 제 5 항 중 어느 한 항에 있어서, 상기 제 1의 접지 수단은 일단을 접점공을 통하여 상기 제1의 게이트 패턴에 접속되고, 타단을 다른 접점공을 통하여 상기 제 1의 접지 패턴에 접속된 폴리실리콘 패턴으로 구성되고, 상기 제 2의 접지 수단은 일단을 접점곰을 통하여 상기 제 2의 게이트 패턴에 접속되고, 타단을다른 접점공을 통하여 상기 제 2의 접지 패턴에 접속된 폴리실리콘 패턴으로 구성된 것을 특징으로 하는 입력보호 회로.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318706A JPH07176693A (ja) | 1993-12-17 | 1993-12-17 | 入力保護回路 |
| JP93-318706 | 1993-12-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950021502A KR950021502A (ko) | 1995-07-26 |
| KR0134285B1 true KR0134285B1 (ko) | 1998-04-20 |
Family
ID=18102086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940023991A KR0134285B1 (ko) | 1993-12-17 | 1994-09-23 | 반도체 장치를 전압 서지(voltage surge)로부터 보호하는 보호 회로 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5477407A (ko) |
| JP (1) | JPH07176693A (ko) |
| KR (1) | KR0134285B1 (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5565790A (en) * | 1995-02-13 | 1996-10-15 | Taiwan Semiconductor Manufacturing Company Ltd | ESD protection circuit with field transistor clamp and resistor in the gate circuit of a clamp triggering FET |
| US5563525A (en) * | 1995-02-13 | 1996-10-08 | Taiwan Semiconductor Manufacturing Company Ltd | ESD protection device with FET circuit |
| JPH09115999A (ja) * | 1995-10-23 | 1997-05-02 | Denso Corp | 半導体集積回路装置 |
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| WO1998023018A1 (en) * | 1996-11-19 | 1998-05-28 | Surgx Corporation | A transient voltage protection device and method of making same |
| KR100227741B1 (ko) * | 1996-11-29 | 1999-11-01 | 윤종용 | 스텐바이 전원을 가진 전자제품 |
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| US6355508B1 (en) | 1998-09-02 | 2002-03-12 | Micron Technology, Inc. | Method for forming electrostatic discharge protection device having a graded junction |
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| JP3769564B2 (ja) * | 2003-10-06 | 2006-04-26 | セイコーエプソン株式会社 | 液晶パネル用基板およびそれを用いた液晶パネル並びに投写型表示装置 |
| US7645675B2 (en) * | 2006-01-13 | 2010-01-12 | International Business Machines Corporation | Integrated parallel plate capacitors |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828426B2 (ja) * | 1985-10-15 | 1996-03-21 | エイ・ティ・アンド・ティ・コーポレーション | Ｉｇｆｅｔ集積回路の静電放電からの保護 |
| US4825280A (en) * | 1986-10-01 | 1989-04-25 | Texas Instruments Incorporated | Electrostatic discharge protection for semiconductor devices |
| US4807080A (en) * | 1987-06-15 | 1989-02-21 | Zilog, Inc. | Integrated circuit electrostatic discharge input protection |
| JPH0369141A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | セミカスタム半導体集積回路 |
| JPH03209759A (ja) * | 1990-01-11 | 1991-09-12 | Matsushita Electron Corp | 半導体装置 |
| JPH03248567A (ja) * | 1990-02-27 | 1991-11-06 | Matsushita Electron Corp | 入力保護用トランジスタ |
| US5264723A (en) * | 1992-04-09 | 1993-11-23 | At&T Bell Laboratories | Integrated circuit with MOS capacitor for improved ESD protection |
| US5345356A (en) * | 1992-06-05 | 1994-09-06 | At&T Bell Laboratories | ESD protection of output buffers |
-
1993
- 1993-12-17 JP JP5318706A patent/JPH07176693A/ja active Pending
-
1994
- 1994-08-30 US US08/297,761 patent/US5477407A/en not_active Expired - Fee Related
- 1994-09-23 KR KR1019940023991A patent/KR0134285B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07176693A (ja) | 1995-07-14 |
| KR950021502A (ko) | 1995-07-26 |
| US5477407A (en) | 1995-12-19 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20021220 Year of fee payment: 6 |
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