JPH0461371A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路（以下、ＩＣという）チップ
等に設けられる静電破壊保護回路の構造に関するもので
ある。

（従来の技術） 従来、ＩＣチップ等は入力端子、出力端子等が外部に露
出した状態でバラゲージングされており、それらの端子
に人体等が接触することにより、ＩＣチップ内部へ静電
気が侵入し、静電破壊を起こしてしまう場合がある。殊
に、ＩＣチップ等において入力端子及び出力端子は、Ｉ
Ｃチップ内部の要部回路に直接接続されていることが多
く、静電破壊により受ける影響が大きい。また、ＭＯ８
ＬＳＩ等のＩＣチップでは、入力端子は通常ＭＯＳトラ
ンジスタのゲート電極に接続されているが、そのゲート
電極は酸化絶縁膜によって絶縁されているため電気絶縁
性がよく、例えば衣服やプラスチック容器、その他、Ｌ
ＳＩ取扱い中等に発生する静電気によって高い電圧が加
わりやすい。

このような静電破壊に対する対策として、従来入力端子
または出力端子と内部回路との間に接続される静電破壊
保護回路がＩＣチップ内部に組込まれる。

このような静電破壊保護回路としては、例えば文献　「
日経マイクロデバイスＪ　　（１９８６年１１月＞ｐ、
１３１−１３７に２載される技術があった。その構成を
第２図に示す。

第２図は、従来の第コの静電破壊保護回路を有するＩＣ
チップの構成図である。

このＩＣチップ１０は、電源パッド１１、接地用の電源
パッド（以下、接地パッドという）１２及び入力パッド
１３を有しており、電源パッド１１には電源配線として
電源ライン】４が結線され、接地パッド１２には電源配
線として接地ライン１−５が結線されている。電源ライ
ン１４及び接地ライン１５間には、内部回路１６及び静
電気抑制回ｆｆＨ７が並列に接続されている。

内部回路１６は、例えばインバータを構成するＭＯＳト
ランジスタ１６ａ、１６ｂ等を有しており、静電破壊保
護回路である静電気抑制回路１７に接続されている。

静電気抑制回路１７は、入力パッド】−３からの静電気
を抑制して外部へ放出するための分流等を行う回路であ
り、クランプ用のダイオード１７ａ１７　ｂ及び放電電
流制限用の抵抗１７ｃで構成されている。

次に、動作を説明する。

通常、正または負の静電気が入力パッド１３に加わった
場合、その静電気は抵抗１．７ｃにより放電電流が制限
されかつ放電の立ち上がりが遅くなり、正の静電気はダ
イオード１７ａを通じて電源側へ、流れ、負の静電気は
ダイオード１７ｂを介して接地側へ流れる。この時、例
えば電源パッド１１が開放状態でかつ接地パッド１２が
接地されていると、正の静電気は、抵抗１７ｅを介して
ダイオード１７ｂを流れようとするが、ダイオード】７
ｂは、正の静電気に対して逆方向となり一般に感度が悪
いため、第２図中に矢印Ａ１で示すようにダイオード１
７ａを通じて電源側へ流れ、さらに内部回路１６のＭ　
ＯＳ　ｌ＝ランジスタ１６ａ、１６１）を通って接地パ
ッド１２へ流れる。また、負のＩＩ？電気Ｇこついては
、第２図中に矢印Ａ２で示すようにダイオード１７ｂを
通って接地パッド１２へ流れる。

さらに、従来の他の静電破壊保護回路の構成例としては
、例えば第３図Ｇこ示すようなものがあった。

第３図は、従来の第２のｉ％電破壊保護回路を有するＩ
Ｃチップの構成図である。

このＩＣチップ２０は、ＩＣチップ１ｏとほぼ同様の構
成を有しており、異なる点は、静電破壊保護回路として
静電気抑制回路１７に加えて、静電耐圧性を有する保護
トランジスタ２１−を付加して構成したことである。

保護トランジスタ２１は、電源ライン１４及び接地ライ
ン１５間に接続され、かつゲート電極が接地ライン１５
に接続されている。また、この保護トランジスタ２１は
、静電耐圧性を持たせるために静電気が分散して流れる
ように、例えばゲート幅等におけるデイメンジョンを大
きくして構成されている。

このＩＣチップ２０では、例えばＩＣチップ１０の場合
と同様にして電源パッド１１が開放状態の時に入力パッ
ド１３（こ加わっな正の静電気は、第３図中に矢印Ａ３
で示すようにダイオード１７ａを流れ、保護トランジス
タ２１を介して接地パッド１２へ流れる。

（発明が解決しようとする課Ｍ） しかしながら、上記構成の静電破壊保護回路では、次の
ような課題があった。

（Ａ）ＩＣチップ１０では、例えば電源パッド１１が開
放状態の時に入力パッド１３へ正の静電気が加わると、
その静電気は内部回ｎ１６０Ｍ０Ｓトランジスタ１６ａ
、１６ｂを流れるなめ、各ＭＯＳトランジスタ１６ａ、
１６ｂのソースまたはドレイン電極とサブストレートと
の間のｐｎ接合が破壊されてしまうおそれがある。この
場合、例えばＭＯＳ　トランジスタ１６ａ、１６ｂのｐ
ｎ接合の接合面積を広くしておくことによりこの問題の
解決を図ることが考えられるが、そうするとチップ面積
が増大したりする間肪が生じてしまう。

（Ｂ）ＩＣチップ２０では、例えば電源パッド１１が開
放状態にあるような時でも、入力パッド１１３から入っ
て電源側に流れた静電気は、ダイオード１７ａを通った
後、内部回路１６へ回り込まず保護トランジスタ２１を
通って接地バッド］−２へ流れる。ところが、保護トラ
ンジスタ２１は静電気を通ずので静電耐圧性を得るため
に通常のＭＯＳｔ−ランジスタ等よりも大きいデイメン
ジョンを有しており、そのためにＩＣチップ２０のチッ
プ面積が大きくなってしまう。

本発明は、前記従来技術の持っていた課題として、静電
破壊防止効果を得るためにＩＣチップのチップ面積が大
きくなってしまう点について解決した静電破壊保護回路
を提供するものである。

（課題を解決するだめの手段） 本発明は、前記課題を解決するために、第１及び第２の
電源パッドに接続された内部回路の入力側または出力側
に接続され、入力パッドまたは出力パッドからの静電気
を抑制する静電気抑制回路と、前記静電気抑制回路で抑
制された静電気を第１−または第２の電源パッド側へ放
電する放電素子とを、備えた静電破壊保護回路において
、前記第１−の電源パッド、第２の電源パッド、入力パ
ッド、及び出力パッドのうち所定の隣接パッド間に前記
放電素子を形成し、前記放電素子の電源配線に応じて該
放電素子の電源配線のインピーダンスよりも大きなイン
ピーダンスを有する第１及び第２の電源配線でそれぞれ
前記内部回路及び静電気抑制回路を前記第１ｉをは第２
の電源パッドに接続したものである。

（作用） 本発明によれば、以−Ｌのように静電破壊保護回路を構
成したので、前記放電素子は、前記第１の電源パッド、
第２の電源パッド、入力パッド、及び出力パッドのうち
、所定の隣接パッド間の空き領域に形成される。通常、
前記各パッドは、パッド間の絶縁性の確保、及び実装上
の制約等に起因しである間隔を隔てて配列されるが、隣
接させな所定のパッド間の空き領域に前記放電素子を形
成することにより、該放電素子の形成のために新たな領
域を設ける必要がなくなる。

前記第１の電源配線は前記内部回路を、第２の電源配線
は前記静電気抑制回路を、それぞれ異なる経路で１ｊ記
第１または第２の電源パッドに接続すると共に、前記放
電素子の電源配線に応じて前記第１及び第２の電源配線
のインピーダンスを前記放電素子の電源配線のインピー
ダンスに比べて大きく設定したので、前記入力パッドま
たは出力パッドからの静電気は、前記第１及び第２の電
源配線に比べてインピーダンスの低い前記放電素子の電
源配線の方へ流れ、前記第１または第２の電源パッドを
介して外部へ放電される。

従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の第１の実施例を示す静電破壊保護回
路を有するＩＣチップの概略構成図である。図中、第３
図と共通の要素には、共通の符号が付されている。第４
図は、第１図の静電破壊保護回路に応じたＩＣチップの
一構成例を示すレイアウＩ〜図である。第４図中、第１
図と共通の要素には共通の符号が付されている。

このＩＣチップ３０は、チップ板３１を有しており、チ
ップ板３Ｌ七には、第１の電源パッドである電源パッド
３２、電源パッド３２に隣接して設けられる第２の電源
パッドである接地パッド３３、及び入力バッド３４．３
４−１〜３４−ｎが形成されると共に、静電気抑制回路
用の電源配線として電源ライン３５及び接地ライン３６
と、内部回路用の電源配線としＣ電源ライン３７及び接
地ライン３８とが形成されている。

電源ライン３５は、電源パッド３２に接続されている。

電源ライン３７は、電源ライン３５と異なる経路で電源
パッド３２に接続され乙と共に、耐圧性を得るために電
源ライン３７よりもライン幅が狭く設定されている。

接地ライン３６は、接地バッド３３に接続されている。

接地ライン３８は、接地ライン３６と異なる経路で接地
バッド３３に接続されると共に、耐圧性を得るために接
地ライン３６よりもライン幅が狭く設定されている。

電源ライン３５と接地ライン３６の間には、静電破壊保
護回路の構成要素であり例えばＩＣチ・ンブ１０の場合
と同一構成の静電気抑制回路１７が接続されており、そ
の抵抗１−７Ｃは入力パッド３４に接続されている。

電源ライン３７と接地ライン３８の間には、例えばＩＣ
チップ１０の場合と同一構成の内部回路】−６が接続さ
れている。この内部回路１６の入力側は、静電気抑制回
路１７を介して入カバ・ンド３４に接続されている。

さらに、隣接して設けられた電源パッド３２及び接地パ
ッド３３間には、ＩＣチップ１０の場合と同一構成であ
り静電破壊保護回路の他の構成要素である保護トランジ
スタ２１が形成されている。

保護トランジスタ２１は、放電素子であって静電気に対
してのみオンして電流を流し、通常の電源電圧に対して
はオフ状態にあるように機能するものであるが、例えば
Ｎチャネル形ＭＯ８）−ランシ゛スタで構成されている
。この保護！・ランジスタ２１は、ドレイン電極が放電
素子の電源配線である電源ライン３９を介して電源パッ
ド３２に、ゲート電極及びソース電極が接地パッド３３
にそれぞれ接続されている。

以上のように構成されるＩＣチップでは、電源ライン３
５における電源パッド３２及び静電気抑制回路１７間の
第２の電源配線である配線部分Ａ１コと、電源ライン３
７における電源パッド３２及び内部回路１６間の第１の
電源配線である配線部分Ａ１２との間に次のような関係
を設定している。即ち、入力パッド３４に入力が想定さ
れる静電気に対して、保護トランジスタ２１が接続さ？
する電源ライン３９のインピーダンスを、電源ライン３
９の方へ静電気が流れるように、配線部分Ａ１−２のイ
ンピーダンスよりも小さく設定しており、ＩＣチップ３
０では、配線部分Ａｌｌのインピーダンスに対しても電
源ライン３９のインピーダンスの方を小さく設定してい
る。これは、例えば電源ライン３９のライン幅を広くし
たりすることによって実現している。

次に、動作を説明する。

例えば電源パッド３２が開放状態で接地パッド３４が接
地されている時に入力パッド３４に正の静電気が加わる
と、その正の静電気は、抵抗１７Ｃによって放電の立ち
上がりが遅らされかつ放電電流の制限の受けて、ダイオ
ード１７ａを通じて配線部分Ａ］、１を流れる。この正
の静電気は、電源パッド３２へ入るが、配線部分Ａ１２
のインピーダンスを電源ライン３９の部分のインピーダ
ンスよりも大きく設定したことにより、電源ライン３９
の方へ流れ、保護トランジスタ２１を介して接地パッド
３３へ流れて放電される。

さらに、入力パッド３４に負の静電気が加わった場合、
その静電気は、ダイオード１７ｂを通り、接地ライン３
６を通って接地パッド３３へ流れる。

本実施例では、次のような利点を有している。

（ａ）保護トランジスタ２１は、電源パッド３２及び接
地パッド３３を隣接させ、その間の空き領域に形成する
ようにした。そのため、保護トランジスタ２１を形成す
るための領域をＩＣチップ３０内に特別に設ける必要が
なくなる。従って、保護トランジスタ２１が大きなデイ
メンジョンであってしＩＣチップ３０のチップ面積の縮
小化が可能な静電破壊保護回路を実現できる。

（ｂ）本実施例では、配線部分Ａ１２のインピーダンス
を電源ライン３９側のインピーダンスよりし大きく設定
したので、入力パット３４に入力された正の静電気は、
電源パッド３２までくると、インピーダンスの低い電源
ライン３９側を流れて保護トランジスタ２１を介して接
地パッド３３から放電される。そのため、ＩＣチップ３
０では、内部回路１６に静電破壊が起こるのを防止でき
る。

第５図は、本発明の第２の実施例を示す静電破壊保護回
路を有するＩＣチップの概略構成図、第６図は、第５図
の静電破壊保護回路に応じたＩＣチップの一構成例を示
すレイアウト図である。図中、第１図と共通の要素には
、共通の符号が付されている。

このＩＣチップ４０は、ＩＣチップ３０とほぼ同様に構
成さノする電源パ・ソド３２、接地パッド３３、保護ト
ランジスタ２１、電源ライン３５，３７、及び接地ライ
ン３６．３８を有すると共に、入力バッド列４１、静電
気抑制回路列４２、及び内部回路列４３を有しており、
保護トランジスタ２１及び静電気抑制回路列４２により
静電破壊保護回路が構成されている。

入力パッド列４］−は、例えば複数の入力パッド３４−
１〜３４−ｎ″′ｃｔｆ４成されており、それぞれが静
電気抑制回路列４２に接続されている。

静電気抑制回路列４２は、それぞれ入力パッド３４−１
〜３４−ｎに接続され、それぞれ静電気抑制回路１７の
場合と同様にして静電気抑制回路を構成するダイオード
１７ａ−１，１７ｂ−１、抵抗］、　７　ｃ　−１と、
ダイオード１７ａ−２，１７ｂ−２、抵抗１７ｃｍ２と
、ダイオード１−７ａ３．１７ｂ−３、抵抗１７ｅ−３
と、ダイオード１７ａ−４，１７ｂ−４、抵抗］、、７
ｃｍ４と、ダイオード１７ａ−５，１７ｂ−５、抵抗１
７ｃ５と、ダイオード１７ａ−ｎ、、１７ｔ＋−ｎ、抵
抗１７ｅ−ｎ等で構成されている。静電気抑制回路列４
２は、電源ライン３５における配線部分Ａ１１により電
源パッド３２に接続されると共に、内部回路列４３に接
続されている。

内部回路列４３は、例えばそれぞれインバータを構成す
るＭＯＳトランジスタ１６ａ−１，１６ｂ−１−と、Ｍ
ＯＳトランジスタ１６ａ−２，１６ｂ−２と、ＭＯＳト
ランジスタ１６ａ−３，１６１）−３と、ＭＯＳトラン
ジスタ１６ａ−４，１６ｂ−４と、ＭＯＳトランジスタ
１６ａ−５，１６ｂ−５と、ＭＯＳトランジスタ１６ａ
−６，１６ｂ−６等を有している。この内部回路列４２
は、電源ライン３７における配線部分Ａ１２により電源
パッド３２に接続されている。

この第２の実施例では、例えば電源パッド３２が開放状
態で、接地バッド３３が接地されている状態では、入力
パッド３４〜１〜３４−６のいずれかに正の静電気が加
わった場合、その正の静電気は、ダイオード１７ａ−１
〜１７ａ−ｎのいずれかを通じて配線部分Ａｌｌを通っ
て電源パッド３２へ流ｈ、さらに配線部分Ａ１２に比べ
てインピーダンスを小さく設定した電源ライン３９の方
へ流れて保護トランジスタ２１を介して接地バッド３３
へ流れる。同様にして入力パッド３４−１〜３４−ｎの
いずれかに負の静電気が加わった場合、その負の静電気
は、ダイオード１７ｔ）−１〜１７ｂ−ｎのいずれかを
通じて接地ライン３６を介して接地バッド３３へ流れる
。

この第２の実施例では、第１の実施例と同様の利点（ａ
）、（ｂ）に加えて次のような利点を有している。即ち
、静電気抑制回路列４２の電源ライン３５と内部回路列
４３の電源ライン３７とを別配線にし、静電気抑制回路
列４２の接地ライン３６と内部回路列４３の接地ライン
３８とを別配線にし、かつ第１の実施例の場合と同様に
して電源ライン３５．３７を構成した。そのため、入力
パッド列４１に加わった静電気を接地バッド３３へ放電
できるが、その際に保護トランジスタ２１は］−って済
む。従って、本実施例では、複数の入力パッド３４−１
〜３４−ｎに対しても静電破壊防止効果が得られ、かつ
その実現をチップ面積を大きくせずに行える。

第７図は、本発明の第３の実施例を示す静電破壊保護回
路を有するＩＣチップの概略構成図である。図中、第１
図と共通の要素には、共通の符号が付されている。

このＩＣチップ５０は、ＩＣチップ３０とほぼ同様の構
成を有しており、次の点がＩＣチップ３０と異なってい
る。即ち、接地バッド３３と入力パッド３４とを隣接配
置し、その間の空き領域に保護トランジスタ２１を形成
している。さらに、保護トランジスタ２１−は、放電素
子の電源配線である電源ライン５１を介して静電気抑制
回路１７のダイオード１７ａ側に接続されている。なお
、この電源ライン５１のインピーダンスは、配線部分Ａ
１．１及びＡ１２のインピーダンスの和よりも小さく設
定してあり、これにより配線部分Ａｌｌ及びＡ１２より
も電源ライン５１の方に静電気が流れやすいようにして
いる。

この第３の実施例では、例えば電源パッド３２が開放状
態で、接地バッド３３が接地された状態では、入力バッ
ド３４に加わった正の静電気は、ダイオード１７ａを通
り、配線部分Ａ１−１−を流れずに電源ライン５１側を
流れて保護トランジスタ２１を介して接地パッド３３へ
流れる。負の静電気が入力パッド３４に加わった場合に
は、その負の静電気は、ダイオード１７ｂを介して接地
ライン３６を通って接地パッド３３へ流れる。

この第３の実施例では、第１の実施例とほぼ同様の利点
（ａ＞、（ｂ）が得られる。

第８図は、本発明の第４の実施例を示す静電破壊保護回
路を有するＩＣチップの概略構成図である。図中、第１
図と共通の要素には共通の符号が付されている。

このＩＣチップ６０は、ＩＣチップ３０と同様に構成さ
れる電源バッド３２、接地パッド３３、保護トランジス
タ２１．電源ライン３５．３７゜３９、及び接地ライン
３６．３８を有している。

さらに、ＩＣチップ６０は、出力バッド６１と、配線部
分Ａｌｌにより電源バッド３２に接続されかつ接地ライ
ン３６により接地パッド３３に接続される静電気抑制回
路６２と、配線部分Ａ１２を介して電源バッド３２に接
続されかつ接地ライン３８により接地パッド３３に接続
さ７′Ｌる内部回路６３とを有しており、保護１〜ラン
ジスタ２１及び静電気抑制回路６２により静電破壊保護
回路が構成されている。

静電気抑制回ｎ６２は、ＰＩＭＯ３＋−ランジスタロ２
ａ及びＮＭＯ３ｈＭＯＳトランジスタロ２ｂれており、
一部が出力パッド６］及び内部回路６３に接続されてい
る。内部回路６３は、例えばインバータを構成するＭＯ
３Ｉ−ランジスタロ３ａ。

６３ｂ等で構成されている。

このＩＣチップ６０では、通常内部回路６３の出力が静
電気抑制回路６２を介して出力パッド６１−へ出力され
るが、出力パッド６１に静電気が加わった場合に、第１
の実施例の場合とほぼ同様にしてＰＭＯ３Ｉ〜ランジス
タロ２ａまたはＮＭＯＳトランジスタ６２ｂを介して静
電気が例えば接地パッド３３へ流れる。

この第４の実施例では、第１の実施例と同様の作用、効
果が得られて、出力パッド６１に静電気が加わった場合
に内部回路６３の静電破壊を防止できる。

なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。

（Ｉ）ＩＣチップ３０，４０．５０．６０の回路構成は
変形が可能である。

■　内部回路１６及び内部回路列４３は、−例を図示し
たものであり、その回路構成は種々の変形が可能である
。

■　静電気抑制回路１７及び静電気抑制回路列４２は、
ダイオードと抵抗素子の組合わせ以外の構成の適用が可
能である。例えば複数のＭＯ３＋−ランジスタで構成し
たり、ＭＯＳトランジスタと抵抗の組み合わせで構成す
るなど種々の変形例が考えられる。

■　保護トランジスタ２１は、ＰＭＯ３）ランジスタで
構成してもよい。この場合には、ゲート電極をソース電
極と共に電源バッド３２に共通接続するようにする。さ
らに、放電素子としては、例えばＩＣチップ３０，４０
．５０．６０の構成に対応して、保護トランジスタ２１
に代えて、バイポーラトランジスタや、ツェナーダイオ
ード等を用いて構成するようにしてもよい。

（ＩＩＩ）上記第１−〜第４の実施例では、電源バッド
３２か開放状態にあり、接地パッド３３が接地されてい
る場合について説明したが、本発明は、電源配線である
接地ライン３６．３８の・インピーダンスに対しても電
源ライン３５．３７の場合と同様に放電素子の電源配線
に応じてインピーダンス設定を行い、また保護トランジ
スタ２１の構成を適宜設定することにより、ＩＣチップ
３０．４０゜５０．６０が単体で存在しているような場
合に電源バッド３２が人や物に触れたりして接地状態に
あり、かつ接地パッド３３が開放状態にあるような場合
にも適用が可能である。

（１１）上記第１〜第４の実施例では、ＩＣチップ３０
．４０，５０．６０としてＭＯＳ形の半導体集積回路に
ついて説明したが、本発明はバイポーラ形、バイポーラ
及びＭＯＳの混成形や、ＧａＡＳ等の化合物半導体を用
いたりしたものなど種々の半導体集積回路のＩＣチップ
等に対しても幅広く適用が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、前記放電
素子を前記隣接パッド間に形成したので、該静電破壊保
護回路が設けられる半導体集積回路装置（ＩＣチップ等
）に前記放電素子を形成するために特別な領域を設ける
必要がなく、その半導体集積回路等のチップ面積の縮小
化を図ることができる。また、前記静電破壊保護回路で
は、前記第１及び第２の電源ラインによりそれぞれ内部
回路及び静電気抑制回路を前記第１または第２の電源パ
ッドに接続するようにしたので、前記静電気抑制回路か
らの静電気を前記内部回路へ回り込ませずに前記第１ま
たは第２の電源パッドを介して外部へ放電でき、優れた
静電破壊防止効果が期待できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の静電破壊保護回路を有
するＩＣチップの概略構成図、第２図は従来の第１の静
電破壊保護回路を有するＩＣチップの構成図、第３図は
従来の第２の静電破壊保護回路を有するＩＣチップの構
成図、第４図は第１図の静電破壊保護回路に応じたＩＣ
チップの一構成例を示すレイアウト図、第５図は本発明
の第２の実施例の静電破壊保護回路を有するＩＣチップ
の概略構成図、第６図は第５図の静電破壊保護回路に応
じたＩＣチップの一構成例を示すレイアウト図、第７図
は本発明の第３の実施例の静電破壊保護回路を有するｒ
ｃチップの概略構成図、第８図は本発明の第４の実施例
の静電破壊保護回路を有するＩＣチップの概略構成図で
ある。 １６．６３・・・内部回路、１７．６２・・・静電気抑
制回路、２１・・・保護トランジスタ、３０，４０゜５
０．６０・・・ＩＣチップ、３２・・・電源パッド、３
３・・・接地パッド、３４．３４−１〜３４−ｎ・・・
入力パッド、３５．３７．３９．５１・・・電源ライン
、３６．３８・・・・・・接地ライン、４１・・・入力
パッド列、４２・・・静電気抑制回路列、４３・・・内
部回路列、６１・・・出力パッド、Ａｌｌ、Ａ１２・・
・配線部分。

Claims (1)

1. 【特許請求の範囲】 　第１及び第２の電源パッドに接続された内部回路の入
   力側または出力側に接続され、入力パッドまたは出力パ
   ッドからの静電気を抑制する静電気抑制回路と、 前記静電気抑制回路で抑制された静電気を第１または第
   ２の電源パッド側へ放電する放電素子とを、備えた静電
   破壊保護回路において、 前記第１の電源パッド、第２の電源パッド、入力パッド
   、及び出力パッドのうち所定の隣接パッド間に前記放電
   素子を形成し、 前記放電素子の電源配線に応じて該放電素子の電源配線
   のインピーダンスよりも大きなインピーダンスを有する
   第１及び第２の電源配線でそれぞれ前記内部回路及び静
   電気抑制回路を前記第１または第２の電源パッドに接続
   したことを特徴とする静電破壊保護回路。