JPS628551A - 半導体装置 - Google Patents
半導体装置Info
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- JPS628551A JPS628551A JP60147846A JP14784685A JPS628551A JP S628551 A JPS628551 A JP S628551A JP 60147846 A JP60147846 A JP 60147846A JP 14784685 A JP14784685 A JP 14784685A JP S628551 A JPS628551 A JP S628551A
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- JP
- Japan
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- pads
- path
- pad
- power supply
- diodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の静電破壊防止対策に関する。
半導体集積回路が高付加価値、多機能化に進むに従って
、信号間の干渉を避けるために集積回路上では別の端子
に分け、外部で接続して用いる集積回路が出現して来て
いる。この様に複数の端子を持つ場合には通常ピン数に
制約を受けない時には別々のビンへ接続するのであるが
、特にピン数に制約がある時には従来より半導体基板（
チップ）上では別々のパッドとし、組立時にそれらのパ
ッドを同一のピンへ接続する手段を講じて来ている。
、信号間の干渉を避けるために集積回路上では別の端子
に分け、外部で接続して用いる集積回路が出現して来て
いる。この様に複数の端子を持つ場合には通常ピン数に
制約を受けない時には別々のビンへ接続するのであるが
、特にピン数に制約がある時には従来より半導体基板（
チップ）上では別々のパッドとし、組立時にそれらのパ
ッドを同一のピンへ接続する手段を講じて来ている。
このような半導体装置の説明のための例として第２図を
参照しながら説明する。第２図はトランジスタ５，６か
らなるインバータ回路であり、その正負の電源はパッド
１４．１５を介して外部電源より与えられる。かかる電
源パッド１４．１５と干渉させたくない回路２５へはパ
ッド１３．１６を介して上記の外部！！へ接続されてい
る。尚パッド１３と１４．１５と１６はそれぞれ一つの
ビン（リードフレーム）によって半導体装置外部に引出
されている（図示せず）。
参照しながら説明する。第２図はトランジスタ５，６か
らなるインバータ回路であり、その正負の電源はパッド
１４．１５を介して外部電源より与えられる。かかる電
源パッド１４．１５と干渉させたくない回路２５へはパ
ッド１３．１６を介して上記の外部！！へ接続されてい
る。尚パッド１３と１４．１５と１６はそれぞれ一つの
ビン（リードフレーム）によって半導体装置外部に引出
されている（図示せず）。
この半導体装置を静電破壊に対し強くするため ゛には
、各ピン間に静電気が印加されたときに、静電気をバイ
パスするための、内部素子（例えばトランジスタ５，６
）の破壊耐圧より低い電圧で導通する電流経路を作って
やればよい。このためにダイオード７〜１２を設けてい
る。なおこれらのダイオードは自らが破壊しないように
十分大きく作る必要がある。
、各ピン間に静電気が印加されたときに、静電気をバイ
パスするための、内部素子（例えばトランジスタ５，６
）の破壊耐圧より低い電圧で導通する電流経路を作って
やればよい。このためにダイオード７〜１２を設けてい
る。なおこれらのダイオードは自らが破壊しないように
十分大きく作る必要がある。
つまり第２図に於いて入力信号は入カパッドエより入力
され抵抗３を介し正’ＩＫｆｉパッド１３及び風ａｍパ
ッド１６の間に通常使用時に非導通となる様にダイオー
ド７及び８が接続され、さらに正電源パッド１４にソー
スを接続されたＰ型トランジスタ５のゲートと負電源パ
ッド１５にソースを接続されたＮ型トランジスタ６のゲ
ートに接続される。一方、出力側は前記トランジスタ５
，６のド１／インを接αし正電源パッド１３と負電源パ
ッド１６の間に逆方向接続となる様に３のおの二個のダ
イオード９及び１０を接続し抵抗４を介して出力パッド
２に接続していて、正１ｔ＠パツド１４と負電源パッド
１５の間と正電源パッド１３と負電源パッド１６の間に
通常使用時には非導通となる様にダイオード１１及び１
２をｍｌ”ｆｃしている。
され抵抗３を介し正’ＩＫｆｉパッド１３及び風ａｍパ
ッド１６の間に通常使用時に非導通となる様にダイオー
ド７及び８が接続され、さらに正電源パッド１４にソー
スを接続されたＰ型トランジスタ５のゲートと負電源パ
ッド１５にソースを接続されたＮ型トランジスタ６のゲ
ートに接続される。一方、出力側は前記トランジスタ５
，６のド１／インを接αし正電源パッド１３と負電源パ
ッド１６の間に逆方向接続となる様に３のおの二個のダ
イオード９及び１０を接続し抵抗４を介して出力パッド
２に接続していて、正１ｔ＠パツド１４と負電源パッド
１５の間と正電源パッド１３と負電源パッド１６の間に
通常使用時には非導通となる様にダイオード１１及び１
２をｍｌ”ｆｃしている。
正電源パッド１３と１４間は、Ｎ型基板の抵抗２１で接
続されている。第２図に於いて入力パッド１から抵抗３
、ダイオード７を介して、正電源パッド１３に至る経路
と、負電源パッド１６からダイオード８、抵抗３を介し
て入カパッドエに至る経路で入力の静電破壊保護を講じ
ている。出力の静電破壊保護としては、出力パッド２か
ら抵抗４、ダイオード９を介して正電源パッド１３に至
る経路と、負電源パッド１６．からダイオニド１０、抵
抗４を介して出力パッド２に至る経路で出力保護をして
いる。また電源間の静電破壊保護として。
続されている。第２図に於いて入力パッド１から抵抗３
、ダイオード７を介して、正電源パッド１３に至る経路
と、負電源パッド１６からダイオード８、抵抗３を介し
て入カパッドエに至る経路で入力の静電破壊保護を講じ
ている。出力の静電破壊保護としては、出力パッド２か
ら抵抗４、ダイオード９を介して正電源パッド１３に至
る経路と、負電源パッド１６．からダイオニド１０、抵
抗４を介して出力パッド２に至る経路で出力保護をして
いる。また電源間の静電破壊保護として。
は、負電源パッド１５からダイオード１１を介して正電
源パッド１４に至る経路と負電源パッド１６からダイオ
ード１２を介して正電源パッド１３に至る経路で保護し
ている。
源パッド１４に至る経路と負電源パッド１６からダイオ
ード１２を介して正電源パッド１３に至る経路で保護し
ている。
前述した第２図に示す従来の半導体装置の場合、入カパ
ッドエと正電源パッド１４０間に静電気が印加された時
の電流経路としてＮ型サブストレートの場合には、入カ
バッドエから抵抗３、Ｐ型トランジスタ５を介して正電
源パッド１４に至る経路（経路１と称する）と入カバブ
ト１から抵抗３、ダイオード７を介して正電源パッド１
３に至る経路（経路２と称する）がある。本半導体装置
を実装した場合は、パッド１３．１４は電気的に短絡さ
れるので、上記経路２が静電気のバイパス経路として働
き、内部素子トランジスタ５を保護する。
ッドエと正電源パッド１４０間に静電気が印加された時
の電流経路としてＮ型サブストレートの場合には、入カ
バッドエから抵抗３、Ｐ型トランジスタ５を介して正電
源パッド１４に至る経路（経路１と称する）と入カバブ
ト１から抵抗３、ダイオード７を介して正電源パッド１
３に至る経路（経路２と称する）がある。本半導体装置
を実装した場合は、パッド１３．１４は電気的に短絡さ
れるので、上記経路２が静電気のバイパス経路として働
き、内部素子トランジスタ５を保護する。
−男手導体装置の製造過程に３いては、パッド１３．１
４は電気的に離れており、わずかに基板の抵抗２１を介
してつながっているにすぎない。
４は電気的に離れており、わずかに基板の抵抗２１を介
してつながっているにすぎない。
基板の抵抗２１は、数ＩＱＫΩと非常に高いものである
ため静電気が印加された時の電流経路は経路１の方が経
路２よりも通りやすくこのためＰ型トランジスタ５のゲ
ートが破壊される可能性がとても高い。
ため静電気が印加された時の電流経路は経路１の方が経
路２よりも通りやすくこのためＰ型トランジスタ５のゲ
ートが破壊される可能性がとても高い。
また、入力パッド１と負電源パッド１５０間に負の静電
気が印加された時の電流経路として負電源パッド１５か
らＮＱ）ランジスタロを通して抵抗３を介して入力パッ
ド１に至る経路（経路３と称する）と、本半導体装置の
外部でパッド１５と電気的に短絡されている負電源パッ
ド１６からダイオード８を通し抵抗３を介して入カパッ
ドエに至る静電破壊防止の経路（経路４と称する）があ
る。経路１，２と同様の理由により製造過程において静
電気が印加された時の電流経路としては経路３の方が経
路４よりも通りやすくこのためＮｕトランジスタ６のゲ
ートが破、壊される可能性が高い。
気が印加された時の電流経路として負電源パッド１５か
らＮＱ）ランジスタロを通して抵抗３を介して入力パッ
ド１に至る経路（経路３と称する）と、本半導体装置の
外部でパッド１５と電気的に短絡されている負電源パッ
ド１６からダイオード８を通し抵抗３を介して入カパッ
ドエに至る静電破壊防止の経路（経路４と称する）があ
る。経路１，２と同様の理由により製造過程において静
電気が印加された時の電流経路としては経路３の方が経
路４よりも通りやすくこのためＮｕトランジスタ６のゲ
ートが破、壊される可能性が高い。
また製造過程においては、外部で短絡される以前に負電
源パッド１５と１６の間に静電気が印加されることがあ
り、電流経路として負電源パッド１６からダイオード８
を介しＮｆｉ）ランジスタロを通して負電源パッド１５
に至る経路（経路５と称する）と負電源パッド１６から
ダイオード１２及び１１を通して負電源パッド１５に至
る経路（経路６と称する）があるが前述した理由により
経路５の方が経路６よりも通りやすくこのためＮ型トラ
ンジスタ６のゲートが破壊される可能性が高い。
源パッド１５と１６の間に静電気が印加されることがあ
り、電流経路として負電源パッド１６からダイオード８
を介しＮｆｉ）ランジスタロを通して負電源パッド１５
に至る経路（経路５と称する）と負電源パッド１６から
ダイオード１２及び１１を通して負電源パッド１５に至
る経路（経路６と称する）があるが前述した理由により
経路５の方が経路６よりも通りやすくこのためＮ型トラ
ンジスタ６のゲートが破壊される可能性が高い。
以上説明した様に従来の半導体装置は実使用時には問題
なくても、製造過程で内部素子が破壊される可能性が高
いという欠点がある。
なくても、製造過程で内部素子が破壊される可能性が高
いという欠点がある。
本発明は従来の問題点を改善するための半導体装置を提
供するもので、半導体基板上で複数のパッドとして構成
され、実演用時には上記半導体基板外でかかるパッド間
を電気的に短絡する端子を有する半導体装置において、
かかるパッド間に逆並列に二個のダイオードを接続する
ことを％漱としている。
供するもので、半導体基板上で複数のパッドとして構成
され、実演用時には上記半導体基板外でかかるパッド間
を電気的に短絡する端子を有する半導体装置において、
かかるパッド間に逆並列に二個のダイオードを接続する
ことを％漱としている。
次に、図面を参照して本発明をより詳細に説明する。
第１図は本発明の一実施例であり、瀉２図と同一の番号
をふり説明を省略する。正電源パッド用のパッド１３．
１４間と、負電源用パッド１５゜１６間にそれぞれ逆並
列にダイオード１９．２０及び１７．１８を付加してい
る。これらのダイオード１７〜２０は自分自身が静電気
で破壊しない程度の大きさを必要とする。
をふり説明を省略する。正電源パッド用のパッド１３．
１４間と、負電源用パッド１５゜１６間にそれぞれ逆並
列にダイオード１９．２０及び１７．１８を付加してい
る。これらのダイオード１７〜２０は自分自身が静電気
で破壊しない程度の大きさを必要とする。
通常使用時にはパッド１３．１４間及びパッド１５．１
６間はそれぞれ半導体基板外にて電気的に短絡して用い
るため、それぞれのダイオードの両端はほとんどＯＶに
近い状態になり、通常動作には何ら影響を与えない。
６間はそれぞれ半導体基板外にて電気的に短絡して用い
るため、それぞれのダイオードの両端はほとんどＯＶに
近い状態になり、通常動作には何ら影響を与えない。
本発明の半導体装置の場合、入力パッド１と正電源パッ
ド１４０間に静電気が印加された時の電流経路として前
述の経路１と入力パッド１から抵抗３を介しダイオード
７及び２０を通して正を源パッド１４に至る経路（１経
路８と称する）があるが前記経路１よりもこの経路８の
方が低い電圧で導通するため、印加された静電気は経路
８を通ることになり、Ｐ型トランジスタ５のゲートは保
護される。これは製造過程で、パッド１３．１４が未だ
短絡されていなくとも問題ない。また人力パッド１と負
電源パッド１５０間に負の静電気が印加された時の電流
経路として前述の経路３と、負電源パッド１５からダイ
オード１８及び８を通し、抵抗３を介して入力パッド１
に至る経路（経路９と称する）があるが経路３よりもこ
の経路９の方が静電気を逃がしやすいために電流はこの
経路９を通ることζこよりＮｌｌトランジスタ６のゲー
トは保護される。
ド１４０間に静電気が印加された時の電流経路として前
述の経路１と入力パッド１から抵抗３を介しダイオード
７及び２０を通して正を源パッド１４に至る経路（１経
路８と称する）があるが前記経路１よりもこの経路８の
方が低い電圧で導通するため、印加された静電気は経路
８を通ることになり、Ｐ型トランジスタ５のゲートは保
護される。これは製造過程で、パッド１３．１４が未だ
短絡されていなくとも問題ない。また人力パッド１と負
電源パッド１５０間に負の静電気が印加された時の電流
経路として前述の経路３と、負電源パッド１５からダイ
オード１８及び８を通し、抵抗３を介して入力パッド１
に至る経路（経路９と称する）があるが経路３よりもこ
の経路９の方が静電気を逃がしやすいために電流はこの
経路９を通ることζこよりＮｌｌトランジスタ６のゲー
トは保護される。
一方、正電源パッド１３と１４の間に静電気が印加され
た時の電流経路として経路７と、正電源パッド１４から
ダイオード１９を介して正電源パッド１４に至る経路（
経路１０と称する）があるが前記経路７よりもこの経路
１０の方が静電気を逃がしやすいので電流はこの経路１
０を通り、Ｐ型トランジスタ５のゲートは保護される。
た時の電流経路として経路７と、正電源パッド１４から
ダイオード１９を介して正電源パッド１４に至る経路（
経路１０と称する）があるが前記経路７よりもこの経路
１０の方が静電気を逃がしやすいので電流はこの経路１
０を通り、Ｐ型トランジスタ５のゲートは保護される。
同様に負電源パッド１５と１６の間に静電気が印加され
た時の電流経路としては経路５と負電源パッド１６から
ダイオード１７を介して負電源パッド１５に至る経路（
経路１１と称する）があるが経路５よりこの経路１１の
方が静電気を逃がしやすいので電流はこの経路１１を通
りＮ型トランジスタ６のゲートは保護される。
た時の電流経路としては経路５と負電源パッド１６から
ダイオード１７を介して負電源パッド１５に至る経路（
経路１１と称する）があるが経路５よりこの経路１１の
方が静電気を逃がしやすいので電流はこの経路１１を通
りＮ型トランジスタ６のゲートは保護される。
以上説明したように、本発明は同一電圧値の正電源及び
負電源間にそれぞれ相方向になる様に二個のダイオード
を接続することにより内部素子を静電破壊から保護する
ことができる効果がある。
負電源間にそれぞれ相方向になる様に二個のダイオード
を接続することにより内部素子を静電破壊から保護する
ことができる効果がある。
尚、第１図では正負電源パッドを半導体基板上にそれぞ
れ２ケのパッドを設けた例で示したが、本発明は半導体
基板上に３ける２ケ以上のパッドが外部で電気的に短絡
して用いる場合のすべてに適用できる。
れ２ケのパッドを設けた例で示したが、本発明は半導体
基板上に３ける２ケ以上のパッドが外部で電気的に短絡
して用いる場合のすべてに適用できる。
また第１図及び第２図では、半導体基板上の２つのパッ
ドが一つのピン（リードフレーム）によって半導体装置
外部へ引き出されているものとして説明したが、二つの
ビン（リードフレーム上）によって半導体装置外部へ引
き出されていて外部のプリント基板上等で短絡する場合
も同様に考えられる。この場合は製造過程としてはプリ
ント基板等の製造完了までとなり、この間中静電気が加
わる可能性があるが、本発明によフて対応できる。
ドが一つのピン（リードフレーム）によって半導体装置
外部へ引き出されているものとして説明したが、二つの
ビン（リードフレーム上）によって半導体装置外部へ引
き出されていて外部のプリント基板上等で短絡する場合
も同様に考えられる。この場合は製造過程としてはプリ
ント基板等の製造完了までとなり、この間中静電気が加
わる可能性があるが、本発明によフて対応できる。
第１図は本発明の一実施例を示す回路図である。
第２図は従来例を示す回路図である。
１・・・・・・入力パッド、２・・・・・・出力パッド
、３，４゜２１，２２・・・・・・抵抗、５・・・・・
・Ｐ型トランジスタ、６・・・・・・Ｎ型トランジスタ
、９，１０．１１，１２゜１７．１８，１９．２０・旧
・・ダイオード、１３，１４１１．２０．正電源パッド
、１５，１６・°・°“°負電源パッド・２１・・・・
・・基板の抵抗、２５・・・・・・他の回路である。 代理人 弁理士 内 原 晋ｊ”’ ” ” ”
’：。 若２図
、３，４゜２１，２２・・・・・・抵抗、５・・・・・
・Ｐ型トランジスタ、６・・・・・・Ｎ型トランジスタ
、９，１０．１１，１２゜１７．１８，１９．２０・旧
・・ダイオード、１３，１４１１．２０．正電源パッド
、１５，１６・°・°“°負電源パッド・２１・・・・
・・基板の抵抗、２５・・・・・・他の回路である。 代理人 弁理士 内 原 晋ｊ”’ ” ” ”
’：。 若２図
Claims (1)
- 半導体基板上で複数のパッドとして構成され、実使用時
には上記半導体基板外でかかるパッド間を電気的に短絡
する端子を有する半導体装置において、ダイオードを少
くとも２ケ前記半導体基板上に構成し、前記パッド間に
逆並列に接続したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147846A JPS628551A (ja) | 1985-07-04 | 1985-07-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147846A JPS628551A (ja) | 1985-07-04 | 1985-07-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS628551A true JPS628551A (ja) | 1987-01-16 |
| JPH0587024B2 JPH0587024B2 (ja) | 1993-12-15 |
Family
ID=15439575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60147846A Granted JPS628551A (ja) | 1985-07-04 | 1985-07-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628551A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0619616U (ja) * | 1992-03-16 | 1994-03-15 | ヘルシー寝装株式会社 | 寝 具 |
| JPH0619617U (ja) * | 1992-03-16 | 1994-03-15 | ヘルシー寝装株式会社 | 寝 具 |
-
1985
- 1985-07-04 JP JP60147846A patent/JPS628551A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0619616U (ja) * | 1992-03-16 | 1994-03-15 | ヘルシー寝装株式会社 | 寝 具 |
| JPH0619617U (ja) * | 1992-03-16 | 1994-03-15 | ヘルシー寝装株式会社 | 寝 具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0587024B2 (ja) | 1993-12-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |