JPS59138354A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS59138354A JPS59138354A JP1329783A JP1329783A JPS59138354A JP S59138354 A JPS59138354 A JP S59138354A JP 1329783 A JP1329783 A JP 1329783A JP 1329783 A JP1329783 A JP 1329783A JP S59138354 A JPS59138354 A JP S59138354A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- diode
- voltage
- terminals
- power source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路ケサージ電圧あるいは静電気から保護
する保霞回路に関するものである。
する保霞回路に関するものである。
集積回路の検査工程あるいは組立時罠加わる靜・電気や
サージにより、集積回路の内部素子の破壊が生ずること
かめる。従来のこの対策としては、内部素子の素子サイ
ズを大きく設置↑して破壊耐量を上げるか、又は保設抵
抗やクラン７゛ダイオードを追加して内部素子に加勢る
電気エネルギーを制限して保護を行っている。
サージにより、集積回路の内部素子の破壊が生ずること
かめる。従来のこの対策としては、内部素子の素子サイ
ズを大きく設置↑して破壊耐量を上げるか、又は保設抵
抗やクラン７゛ダイオードを追加して内部素子に加勢る
電気エネルギーを制限して保護を行っている。
しかしながら、集積回路の中には、任意の端子間に加わ
る静電気あるいはサージに対する保護回路で、特に多数
の端子間の組合せがある場合、特性上の制約によシ保護
抵抗を入れられない場合、又は寄生容量ケ小さくする必
要がある場合等がある。
る静電気あるいはサージに対する保護回路で、特に多数
の端子間の組合せがある場合、特性上の制約によシ保護
抵抗を入れられない場合、又は寄生容量ケ小さくする必
要がある場合等がある。
第１図および第２図は従来の保ｉ回路例である。
第１図の場合は保護抵抗２によシ、内部素子１１ を
流れる区流を制限して保＠を行っている。第１図の保験
抵抗２による保護では、内部素子ｌが酸化膜コｙグンサ
や７目ツトキバリアダイオードの逆方向の場合のように
電界によシ破壊する菓子に対しては効果がなく、また集
積回路の特性上の制約によシ抵抗を追加できない場合が
ある欠点を有する。
流れる区流を制限して保＠を行っている。第１図の保験
抵抗２による保護では、内部素子ｌが酸化膜コｙグンサ
や７目ツトキバリアダイオードの逆方向の場合のように
電界によシ破壊する菓子に対しては効果がなく、また集
積回路の特性上の制約によシ抵抗を追加できない場合が
ある欠点を有する。
第２図の場合は、クラン７゛ダイオード３によシ端子ａ
、ｂ間に加わる電圧全制限して保護ケ行っている。第２
図の保護回路は、端子ａ、ｂ間の′醒位関係が反転する
場合は、集積回路の機能が損われるため使用できず、ま
た保護ダイオード３の逆方向に対しても保護効果を持た
せる必要がある場合はツェナーダイオード等を使用する
必要があるが、この場合は、保護ダイオード３の破壊耐
量全確保するため素子サイズが大きくなシ、この結果接
合容量やリーク′亀流によシ、隼積回路の機能が損われ
る場合がある欠点を有する。
、ｂ間に加わる電圧全制限して保護ケ行っている。第２
図の保護回路は、端子ａ、ｂ間の′醒位関係が反転する
場合は、集積回路の機能が損われるため使用できず、ま
た保護ダイオード３の逆方向に対しても保護効果を持た
せる必要がある場合はツェナーダイオード等を使用する
必要があるが、この場合は、保護ダイオード３の破壊耐
量全確保するため素子サイズが大きくなシ、この結果接
合容量やリーク′亀流によシ、隼積回路の機能が損われ
る場合がある欠点を有する。
本発明は従来の保護回路の上述の様な欠点を改善したも
ので、以下、第３図によシ本発明の詳細な説明する。
ので、以下、第３図によシ本発明の詳細な説明する。
第３図において、端子ａ、ｂ間に保護すべき素子が接続
されている。端子Ｃは電源端子、端子ｄは接地端子でメ
ジ、その間に集積回路の動作電圧、゛つまシ′１源゛亀
圧よシも高い電圧に設定されたシャントレキ−レータ８
が接続されている。端子ａ −０間、端子ｂ−ｃ間、ｄ
−ａ間、そしてｄ−ｂ間には、それぞれダイオード４，
５．６および７が図の極性で接続されている。今、端子
ａ −ｂ間に静電気あるいはサージ電圧が印加された場
合、その電圧の正逆いずれかの極性に応じてダイオード
４−レギュレータ８−ダイオード７、又はタイオード５
−レギュレータ８−ダイオード６の経路で電流が流れ、
端子ａ、ｂ間の電圧は／ヤントレギュレータ８のダイオ
ード４．７又はタイオード５゜６のＶＦ（順方向′電圧
）の和とでクランプして内部素子１を保護する。第３図
のダイオード４，５．６および７はすべて順方向のみで
動作させるため、接合に加わる電気エネルギーは小さく
、素子サイズを小さく設計でき、したがって集積回路動
作時の保護ターイオードの寄生容量やリーク電流は従来
の保誼回路よりも小さくできる。また集積回路の動作時
には、ダイオード４，５．６および７はすべて逆バイア
スが印加され、また／ヤントレギュレータ８の設定電圧
は集積回路の動作電圧よシ高い電圧に設定しているため
、本発明の保−回路により集積回路の機能を損うことは
ない。尚、／ヤントレキ二レータ８は複数のダイオード
、ツェナーダイオード、トランジスタによシ、又はこれ
らの組み合わせによシ実現される。
されている。端子Ｃは電源端子、端子ｄは接地端子でメ
ジ、その間に集積回路の動作電圧、゛つまシ′１源゛亀
圧よシも高い電圧に設定されたシャントレキ−レータ８
が接続されている。端子ａ −０間、端子ｂ−ｃ間、ｄ
−ａ間、そしてｄ−ｂ間には、それぞれダイオード４，
５．６および７が図の極性で接続されている。今、端子
ａ −ｂ間に静電気あるいはサージ電圧が印加された場
合、その電圧の正逆いずれかの極性に応じてダイオード
４−レギュレータ８−ダイオード７、又はタイオード５
−レギュレータ８−ダイオード６の経路で電流が流れ、
端子ａ、ｂ間の電圧は／ヤントレギュレータ８のダイオ
ード４．７又はタイオード５゜６のＶＦ（順方向′電圧
）の和とでクランプして内部素子１を保護する。第３図
のダイオード４，５．６および７はすべて順方向のみで
動作させるため、接合に加わる電気エネルギーは小さく
、素子サイズを小さく設計でき、したがって集積回路動
作時の保護ターイオードの寄生容量やリーク電流は従来
の保誼回路よりも小さくできる。また集積回路の動作時
には、ダイオード４，５．６および７はすべて逆バイア
スが印加され、また／ヤントレギュレータ８の設定電圧
は集積回路の動作電圧よシ高い電圧に設定しているため
、本発明の保−回路により集積回路の機能を損うことは
ない。尚、／ヤントレキ二レータ８は複数のダイオード
、ツェナーダイオード、トランジスタによシ、又はこれ
らの組み合わせによシ実現される。
本発明の保護回路をバイポーラトランジスタを含むモノ
リシック集積回路として半導体基板上に実机するにあた
シ、ダイオード４および５は拡散抵抗とエビタキ７ヤル
領域との寄生ダイオードを、ダイオード６および７は基
鈑（サブストレート）とエビタキンヤル領域との寄生ダ
イオードをそれぞれ利用でき、さらに多数の端子間につ
いての保護を行う場合も、集積回路の′電源配線と端子
間、およびグランド配線と端子間にダイオードを接続す
るため、マスクレイアウトを容易に行うことができる。
リシック集積回路として半導体基板上に実机するにあた
シ、ダイオード４および５は拡散抵抗とエビタキ７ヤル
領域との寄生ダイオードを、ダイオード６および７は基
鈑（サブストレート）とエビタキンヤル領域との寄生ダ
イオードをそれぞれ利用でき、さらに多数の端子間につ
いての保護を行う場合も、集積回路の′電源配線と端子
間、およびグランド配線と端子間にダイオードを接続す
るため、マスクレイアウトを容易に行うことができる。
また、本発明の保護回路と従来の保護抵抗またはり２ン
ブダイオードと組合せても本発明の効果は笈らないこと
は言うまでもない。
ブダイオードと組合せても本発明の効果は笈らないこと
は言うまでもない。
以上説明した様に本発明によれは任意の端子間に加わる
静電気あるいはサージ電圧の保−回路全集積回路の機能
を損うことなく容易に半導体基板上に実現することがで
きる。
静電気あるいはサージ電圧の保−回路全集積回路の機能
を損うことなく容易に半導体基板上に実現することがで
きる。
尚、上記実施例では端子ａ−ｂ間に静電気やサージ電圧
が印加された場合でも保護効果を実現できるように構成
したが、ンヤ゛ントレギュレータ８とダイオード４，６
又はダイオード５，７とを備えた場合も、端子ａ−ｂ間
以外の端子間に印加される静電気やサージ電圧の極性に
かかわらず、素子１を保護できる。要は、本発明による
保護回路はｌ源端子および基準電位端子間の７ヤントレ
ギーレータ８と、保護すべき素子に接続された端子に対
して電源端子との間にカンードが電源端子側となるよう
に接続された第１のダイオードおよび基準端子との間に
アノードが基準端子側となるように接続された第２のオ
イオードとを備えることにより、所期の目的が達成され
る。
が印加された場合でも保護効果を実現できるように構成
したが、ンヤ゛ントレギュレータ８とダイオード４，６
又はダイオード５，７とを備えた場合も、端子ａ−ｂ間
以外の端子間に印加される静電気やサージ電圧の極性に
かかわらず、素子１を保護できる。要は、本発明による
保護回路はｌ源端子および基準電位端子間の７ヤントレ
ギーレータ８と、保護すべき素子に接続された端子に対
して電源端子との間にカンードが電源端子側となるよう
に接続された第１のダイオードおよび基準端子との間に
アノードが基準端子側となるように接続された第２のオ
イオードとを備えることにより、所期の目的が達成され
る。
第１図、第２図は従来の保護回路の構成を、第３図は本
発明の一実施例による保護回路の構成をそれぞれ示す回
路図である。図においてａ、ｂ・・・°°°集積回路の
任意の端子を、Ｃ・・・・・・電源端子？！：。 ｄ・・・・・・グランド端子を、１・・・・・・＆論す
べき集積回路の内部素子をそれぞれ示す。また、第１図
において、２・・・・・・保誦抵抗を、第２図において
３・・・・・・保誦ダイオードを、第３図において、４
，５．６および７・・・・・・本発明の保護回路を構成
するダイオードケ、８・・・・・・７ヤントレギユレー
タ全それぞれ示す。 ８１区 第２図 第３図
発明の一実施例による保護回路の構成をそれぞれ示す回
路図である。図においてａ、ｂ・・・°°°集積回路の
任意の端子を、Ｃ・・・・・・電源端子？！：。 ｄ・・・・・・グランド端子を、１・・・・・・＆論す
べき集積回路の内部素子をそれぞれ示す。また、第１図
において、２・・・・・・保誦抵抗を、第２図において
３・・・・・・保誦ダイオードを、第３図において、４
，５．６および７・・・・・・本発明の保護回路を構成
するダイオードケ、８・・・・・・７ヤントレギユレー
タ全それぞれ示す。 ８１区 第２図 第３図
Claims (1)
- 電源端子と基準端子と間に集積回路の動作電圧よシ高い
電圧に設定されたレギュレータを備え、保殺すべき素子
に接続された端子について、夫々、前記′ｉ１ｍ、端子
との間にカソードが電源端子側になる様に第１のダイオ
ードを接続し、前記基準端子との間にアノードが基準端
子側となる様に第２のダイオードを接続したことｔ−特
徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1329783A JPS59138354A (ja) | 1983-01-28 | 1983-01-28 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1329783A JPS59138354A (ja) | 1983-01-28 | 1983-01-28 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59138354A true JPS59138354A (ja) | 1984-08-08 |
| JPH0454976B2 JPH0454976B2 (ja) | 1992-09-01 |
Family
ID=11829246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1329783A Granted JPS59138354A (ja) | 1983-01-28 | 1983-01-28 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59138354A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102056U (ja) * | 1984-12-10 | 1986-06-28 | ||
| WO2015183428A1 (en) * | 2014-05-29 | 2015-12-03 | Qualcomm Incorporated | Bias techniques and circuit arrangements to reduce leakage current in a circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158647A (en) * | 1979-05-29 | 1980-12-10 | Hitachi Ltd | Multiple power source semiconductor integrated circuit |
-
1983
- 1983-01-28 JP JP1329783A patent/JPS59138354A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158647A (en) * | 1979-05-29 | 1980-12-10 | Hitachi Ltd | Multiple power source semiconductor integrated circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102056U (ja) * | 1984-12-10 | 1986-06-28 | ||
| WO2015183428A1 (en) * | 2014-05-29 | 2015-12-03 | Qualcomm Incorporated | Bias techniques and circuit arrangements to reduce leakage current in a circuit |
| US9488996B2 (en) | 2014-05-29 | 2016-11-08 | Qualcomm Incorporated | Bias techniques and circuit arrangements to reduce leakage current in a circuit |
| CN106463953A (zh) * | 2014-05-29 | 2017-02-22 | 高通股份有限公司 | 用于减少电路中的泄漏电流的偏置技术和电路布置 |
| CN106463953B (zh) * | 2014-05-29 | 2020-03-10 | 高通股份有限公司 | 用于减少电路中的泄漏电流的偏置技术和电路布置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0454976B2 (ja) | 1992-09-01 |
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