JPH0454976B2 - - Google Patents
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- Publication number
- JPH0454976B2 JPH0454976B2 JP58013297A JP1329783A JPH0454976B2 JP H0454976 B2 JPH0454976 B2 JP H0454976B2 JP 58013297 A JP58013297 A JP 58013297A JP 1329783 A JP1329783 A JP 1329783A JP H0454976 B2 JPH0454976 B2 JP H0454976B2
- Authority
- JP
- Japan
- Prior art keywords
- protection
- diodes
- diode
- terminals
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005611 electricity Effects 0.000 description 7
- 230000003068 static effect Effects 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は集積回路をサージ電圧あるいは静電気
から保護する保護回路に関するものである。
から保護する保護回路に関するものである。
集積回路の検査工程あるいは組立時に加わる静
電気やサージにより、集積回路の内部素子の破壊
が生ずることがある。従来のこの対策としては、
内部素子の素子サイズを大きく設計して破壊耐量
を上げるか、又は保護抵抗やクランプダイオード
を追加して内部素子に加わる電気エネルギーを制
限して保護を行つている。
電気やサージにより、集積回路の内部素子の破壊
が生ずることがある。従来のこの対策としては、
内部素子の素子サイズを大きく設計して破壊耐量
を上げるか、又は保護抵抗やクランプダイオード
を追加して内部素子に加わる電気エネルギーを制
限して保護を行つている。
しかしながら、集積回路の中には、任意の端子
間に加わる静電気あるいはサージに対する保護回
路で、特に多数の端子間の組合せがある場合、特
性上の制約により保護抵抗を入れられない場合、
又は寄生容量を小さくする必要がある場合等があ
る。
間に加わる静電気あるいはサージに対する保護回
路で、特に多数の端子間の組合せがある場合、特
性上の制約により保護抵抗を入れられない場合、
又は寄生容量を小さくする必要がある場合等があ
る。
第１図および第２図は従来の保護回路例であ
る。
る。
第１図の場合は保護抵抗２により、内部素子１
を流れる電流を制限して保護を行つている。第１
図の保護抵抗２による保護では、内部素子１が酸
化膜コンデンサやシヨツトキバリアダイオードの
逆方向の場合のように電界により破壊する素子に
対しては効果がなく、また集積回路の特性上の制
約により抵抗を追加できない場合がある欠点を有
する。
を流れる電流を制限して保護を行つている。第１
図の保護抵抗２による保護では、内部素子１が酸
化膜コンデンサやシヨツトキバリアダイオードの
逆方向の場合のように電界により破壊する素子に
対しては効果がなく、また集積回路の特性上の制
約により抵抗を追加できない場合がある欠点を有
する。
第２図の場合は、クランプダイオード３により
端子ａ，ｂ間に加わる電圧を制限して保護を行つ
ている。第２図の保護回路は、端子ａ，ｂ間の電
位関係が反転する場合は、集積回路の機能が損わ
れるため使用できず、また保護ダイオード３の逆
方向に対しても保護効果を持たせる必要がある場
合はツエナーダイオード等を使用する必要がある
が、この場合は、保護ダイオード３の破壊耐量を
確保するため素子サイズが大きくなり、この結果
接合容量やリーク電流により、集積回路の機能が
損われる場合がある欠点を有する。
端子ａ，ｂ間に加わる電圧を制限して保護を行つ
ている。第２図の保護回路は、端子ａ，ｂ間の電
位関係が反転する場合は、集積回路の機能が損わ
れるため使用できず、また保護ダイオード３の逆
方向に対しても保護効果を持たせる必要がある場
合はツエナーダイオード等を使用する必要がある
が、この場合は、保護ダイオード３の破壊耐量を
確保するため素子サイズが大きくなり、この結果
接合容量やリーク電流により、集積回路の機能が
損われる場合がある欠点を有する。
本発明は従来の保護回路の上述の様な欠点を改
善したもので、以下、第３図により本発明を詳細
に説明する。
善したもので、以下、第３図により本発明を詳細
に説明する。
第３図において、端子ａ，ｂ間に保護すべき素
子が接続されている。端子ｃは電源端子、端子ｄ
は接地端子であり、その間に集積回路の動作電
圧、つまり電源電圧よりも高い電圧に設定された
シヤントレギユレータ８が接続されている。端子
ａ−ｃ間、端子ｂ−ｃ間、ｄ−ａ間、そしてｄ−
ｂ間には、それぞれダイオードー４，５，６およ
び７が図の極性で接続されている。今、端子ａ−
ｂ間に静電気あるいはサージ電圧が印加された場
合、その電圧の正逆いずれかの極性に応じてダイ
オード４−レギユレータ８−ダイオード７、又は
ダイオード５−レギユレータ８−ダイオード６の
経路で電流が流れ、端子ａ，ｂ間の電圧はシヤン
トレギユレータ８のダイオード４，７又はダイオ
ード５，６のVF（順方向電圧）の和とでクランプ
して内部素子１を保護する。第３図のダイオード
４，５，６および７はすべて順方向のみで動作さ
せるため、接合に加わる電気エネルギーは小さ
く、素子サイズを小さく設計でき、したがつて集
積回路動作時の保護ダイオードの寄生容量やリー
ク電流は従来の保護回路よりも小さくできる。ま
た集積回路の動作時には、ダイオード４，５，６
および７はすべて逆バイアスが印加され、またシ
ヤントレギユレータ８の設定電圧は集積回路の動
作電圧より高い電圧に設定しているため、本発明
の保護回路により集積回路の機能を損うことはな
い。尚、シヤントレギユレータ８は複数のダイオ
ード、ツエナーダイオード、トランジスタによ
り、又はこれらの組み合わせにより実現される。
子が接続されている。端子ｃは電源端子、端子ｄ
は接地端子であり、その間に集積回路の動作電
圧、つまり電源電圧よりも高い電圧に設定された
シヤントレギユレータ８が接続されている。端子
ａ−ｃ間、端子ｂ−ｃ間、ｄ−ａ間、そしてｄ−
ｂ間には、それぞれダイオードー４，５，６およ
び７が図の極性で接続されている。今、端子ａ−
ｂ間に静電気あるいはサージ電圧が印加された場
合、その電圧の正逆いずれかの極性に応じてダイ
オード４−レギユレータ８−ダイオード７、又は
ダイオード５−レギユレータ８−ダイオード６の
経路で電流が流れ、端子ａ，ｂ間の電圧はシヤン
トレギユレータ８のダイオード４，７又はダイオ
ード５，６のVF（順方向電圧）の和とでクランプ
して内部素子１を保護する。第３図のダイオード
４，５，６および７はすべて順方向のみで動作さ
せるため、接合に加わる電気エネルギーは小さ
く、素子サイズを小さく設計でき、したがつて集
積回路動作時の保護ダイオードの寄生容量やリー
ク電流は従来の保護回路よりも小さくできる。ま
た集積回路の動作時には、ダイオード４，５，６
および７はすべて逆バイアスが印加され、またシ
ヤントレギユレータ８の設定電圧は集積回路の動
作電圧より高い電圧に設定しているため、本発明
の保護回路により集積回路の機能を損うことはな
い。尚、シヤントレギユレータ８は複数のダイオ
ード、ツエナーダイオード、トランジスタによ
り、又はこれらの組み合わせにより実現される。
本発明の保護回路をバイポーラトランジスタを
含むモノリシツク集積回路として半導体基板上に
実現するにあたり、ダイオード４および５は拡散
抵抗とエピタキシヤル領域との寄生ダイオード
を、ダイオード６および７は基板（サブストレー
ト）とエピタキシヤル領域との寄生ダイオードを
それぞれ利用でき、さらに多数の端子間について
の保護を行う場合も、集積回路の電源配線と端子
間、およびグランド配線と端子間にダイオードを
接続するため、マスクレイアウトを容易に行うこ
とができる。また、本発明の保護回路と従来の保
護抵抗またはクランプダイオードと組合せても本
発明の効果は変らないことは言うまでもない。
含むモノリシツク集積回路として半導体基板上に
実現するにあたり、ダイオード４および５は拡散
抵抗とエピタキシヤル領域との寄生ダイオード
を、ダイオード６および７は基板（サブストレー
ト）とエピタキシヤル領域との寄生ダイオードを
それぞれ利用でき、さらに多数の端子間について
の保護を行う場合も、集積回路の電源配線と端子
間、およびグランド配線と端子間にダイオードを
接続するため、マスクレイアウトを容易に行うこ
とができる。また、本発明の保護回路と従来の保
護抵抗またはクランプダイオードと組合せても本
発明の効果は変らないことは言うまでもない。
以上説明した様に本発明によれば任意の端子間
に加わる静電気あるいはサージ電圧の保護回路を
集積回路の機能を損うことなく容易に半導体基板
上に実現することができる。
に加わる静電気あるいはサージ電圧の保護回路を
集積回路の機能を損うことなく容易に半導体基板
上に実現することができる。
尚、上記実施例では端子ａ−ｂ間に静電気やサ
ージ電圧が印加された場合でも保護効果を実現で
きるように構成したが、シヤントレギユレータ８
とダイオード４，６又はダイオード５，７とを備
えた場合も、端子ａ−ｂ間以外の端子間に印加さ
れる静電気やサージ電圧の極性にかかわらず、素
子１を保護できる。要は、本発明による保護回路
は、電源端子および基準電位端子間のシヤントレ
ギユレータ８と、保護すべき素子に接続された端
子に対して電源端子との間にカソードが電源端子
側となるように接続された第１のダイオードおよ
び基準端子との間にアノードが基準端子側となる
ように接続された第２のオイオードとを備えるこ
とにより、所期の目的が達成される。
ージ電圧が印加された場合でも保護効果を実現で
きるように構成したが、シヤントレギユレータ８
とダイオード４，６又はダイオード５，７とを備
えた場合も、端子ａ−ｂ間以外の端子間に印加さ
れる静電気やサージ電圧の極性にかかわらず、素
子１を保護できる。要は、本発明による保護回路
は、電源端子および基準電位端子間のシヤントレ
ギユレータ８と、保護すべき素子に接続された端
子に対して電源端子との間にカソードが電源端子
側となるように接続された第１のダイオードおよ
び基準端子との間にアノードが基準端子側となる
ように接続された第２のオイオードとを備えるこ
とにより、所期の目的が達成される。
第１図、第２図は従来の保護回路の構成を、第
３図は本発明の一実施例による保護回路の構成を
それぞれ示す回路図である。図においてａ，ｂ…
…集積回路の任意の端子を、ｃ……電源端子を、
ｄ……グランド端子を、１……保護すべき集積回
路の内部素子をそれぞれ示す。また、第１図にお
いて、２……保護抵抗を、第２図において３……
保護ダイオードを、第３図において、４，５，６
および７……本発明の保護回路を構成するダイオ
ードを、８……シヤントレギユレータをそれぞれ
示す。
３図は本発明の一実施例による保護回路の構成を
それぞれ示す回路図である。図においてａ，ｂ…
…集積回路の任意の端子を、ｃ……電源端子を、
ｄ……グランド端子を、１……保護すべき集積回
路の内部素子をそれぞれ示す。また、第１図にお
いて、２……保護抵抗を、第２図において３……
保護ダイオードを、第３図において、４，５，６
および７……本発明の保護回路を構成するダイオ
ードを、８……シヤントレギユレータをそれぞれ
示す。
Claims (1)
- １ 電源端子と基準端子と間に集積回路の動作電
圧より高い電圧に設定されたレギユレータを備
え、保護すべき素子に接続された端子について、
夫々、前記電源端子との間にカソードが電源端子
側になる様に第１のダイオードを接続し、前記基
準端子との間にアノードが基準端子側となる様に
第２のダイオードを接続したことを特徴とする集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1329783A JPS59138354A (ja) | 1983-01-28 | 1983-01-28 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1329783A JPS59138354A (ja) | 1983-01-28 | 1983-01-28 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59138354A JPS59138354A (ja) | 1984-08-08 |
| JPH0454976B2 true JPH0454976B2 (ja) | 1992-09-01 |
Family
ID=11829246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1329783A Granted JPS59138354A (ja) | 1983-01-28 | 1983-01-28 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59138354A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102056U (ja) * | 1984-12-10 | 1986-06-28 | ||
| US9488996B2 (en) * | 2014-05-29 | 2016-11-08 | Qualcomm Incorporated | Bias techniques and circuit arrangements to reduce leakage current in a circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158647A (en) * | 1979-05-29 | 1980-12-10 | Hitachi Ltd | Multiple power source semiconductor integrated circuit |
-
1983
- 1983-01-28 JP JP1329783A patent/JPS59138354A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158647A (en) * | 1979-05-29 | 1980-12-10 | Hitachi Ltd | Multiple power source semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59138354A (ja) | 1984-08-08 |
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