JPH0372666A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0372666A
JPH0372666A JP1209167A JP20916789A JPH0372666A JP H0372666 A JPH0372666 A JP H0372666A JP 1209167 A JP1209167 A JP 1209167A JP 20916789 A JP20916789 A JP 20916789A JP H0372666 A JPH0372666 A JP H0372666A
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高本　宏
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体集積回路装置に関するもので、特に過電
圧から回路を保護する素子を有したものに関する。
（従来の技術） 半導体集積回路装置において、サージ電圧）の過電圧か
ら回路を保護するために、入力端子、出力端子、電源端
子を、それぞれ接地端子に対して保護素子で接続し、過
電圧が印加された場合に短絡して過電流が回路に流れ込
むのを防止することが行われている。ここで保護素子と
して、バイポーラトランジスタやＭＯ８型トランジスタ
雰か一般に用いられている。
ところが、電源端子とこれに対応する接地端ｒ−の組み
合わせを二つ以上有する回路においては、全ての接地端
子に対して、各々の入力端子あるいは出力端子を保護素
子で接続し、さらに電源端子と接地端子とを保護素子で
接続する心変かある。
これは、いずれの接地端子や電源端子を塾準電位とした
場合にも、各々の入力端子や出力端子が過電圧に対して
、所定の電圧（以下、ＥＳＤ耐圧と称する）に耐え得る
ことが必要だからである。
この場合の保護素子の配列状態を、第９図に示す。ここ
で保護素子５１として、半導体基板またはウェルをベー
スとしたバイポーラトランジスタを用いている。ここで
保護すべき回路は、チップ面積の大部分を占有し主要な
回路機能を有する回路ブロック（以下、内部回路用ブロ
ックと称す）と、その他の一部分の面積を占めインター
フェイスとしての機能を有する二つの回路ブロック（以
下、それぞれ出力バッファ回路用ブロックＡ１出力バッ
ファ回路用ブロックＢとそれぞれ称す）とから構成され
ている。そして内部回路用ブロックには内部回路用電源
Ｖｃｃ端子１０１、内部回路用接地ＶＳＳ端子１０２及
び入力端子１０３が設けられ、出力バッファ回路用ブロ
ックＡには出力バッファ回路用電源Ｖ　ｃｃｏＡ端子１
０４、出力バッファ回路用接地Ｖ　５ｓｏＡ端子１０５
及び出力Ａ端子１０６、さらに出力バッファ回路用ブロ
ックＢには出力バッファ回路用電源Ｖ　ｃｃｏＢ端子１
０７、出カバッファ回路用接地Ｖ　５ｓｏＢ端子１０８
及び出力Ｂ端子１０９がそれぞれ設けられている。
そしてこの第９図に表されている各々の端子間の保護素
子５１の配置を、より明確にＪＬｕＮできるよう、入力
端子１０３、出力Ａ端子１０６、出力Ｂ端子１０９毎に
示したのが第１０図、第１１図及び第１２図である。第
１０図は、入力端子１０３と、各接地端子１０２．１０
５．１０８、及び各電源端子１０１．１０４．１０７と
の間に接続された保護素子５１の配列を示したものであ
る。上述したように、いずれか一つの電源端子あるいは
接地端子を基準電位とした場合にも、この入力端子１０
３がＥＳＤ耐圧を満足できるように、入力端子１０３と
全ての接地端子１０２．１０５．１０８とを接続し、さ
らにそれぞれの接地端子１０２．１０５．１０８に対応
する電源端子１０１．１０４．１０７との間にも保護素
子５１をそれぞれ接続させている。また第１１図は出力
Ａ端子１０６と各接地端子１０２．１０５．１０８及び
各電源端子１０１．１０４．１０７との間の配列を、第
１２図は出力Ｂ端子１０９と各接地端子１０２．１０５
．１０８及び各電源端子１０１．１．０４．１０７との
間の配列をそれぞれ示しているが、この場合も間様に、
出力Ａ端子１０６又は出力Ｂ端子１０９と、全ての接地
端子１０２．１０５．１０８とが接続され、さらにそぺ れぞれの接地端子１０２．１０５．１０８に対応する電
源端子１０１．１０４．１０７との間にも保護素子５１
が接続されている。
（発明が解決しようとする課題） しかし、それぞれの入力端子１０３、出力Ａ端子１０６
、出力Ｂ端子１０９に対して、全ての接地端子１０２．
１０５．１０８及び電源端子１０１．１０４．１０７と
の間に保護素子５１を接続する必要上、保護素子５１の
組み合わせ数が多く、チップ面積が増大しコストが上昇
するという問題があった。
また第９図から明らかなように、このような入力端子１
０３、出力Ａ端子１０６、出力Ｂ端子１０９と全ての接
地端子１０２．１０５．１０８及び電源端子１０１．１
０４．１０７との間の接続を実現するべく、配線を複雑
にめぐらす必要が生じ、やはりチップ面積の増大及びコ
ストの上昇を招いていた。特に、チップの一部分の面積
しか占めない出力バッファ回路用ブロックＡとブロック
Ｂとの間で、例えば出力バッファ回路用ブロックＡの出
力Ａ端子１０６と出力バラフッ回路用ブロックＢの接地
Ｖ　５ｓｏＢ端子１０８との接続等は、距離が離れてい
るため配線を複雑化させていた。
本発明は上記事情に鑑みてなされたもので、複数の電源
端子及び接地端子を有しており、いずれか一つを基準電
位とした場合にも全ての入力端子あるいは出力端子にお
いてＥＳＤ耐圧を満疋し、かつ各端子間に接続する保護
素子の組み合わせ数の増大や配線の複雑化をｌｕＪ＋Ｌ
　Ｌ、チップｕＩｉ積の縮小化及びコスト低減を達成し
得る半導体集積回路装置を提供することを目的とする。
〔発明の構成〕
（課題を解決するための手段） 本発明の半導体集積回路装置は、接地端子をそれぞれに
有した回路ブロックを二つ以上備え、各々の接地端子に
対して、各々の回路ブロックが有する電源端子、出力端
子又は入力端子が保護素ｒによってそれぞれ接続されて
おり、各々の端ｆ・間に過電圧が印加された場合に短絡
して過電流を流すことによって回路を保護する短絡経路
を有した装置であって、回路ブロックのうち、チップ志
向。
面積が最も大きいメイン回路ブロックが白゛する接地端
子に接続され、このメイン回路ブロックの配線領域内で
サブ回路ブロックに近接した位置に配線された第１のア
ースラインと、回路ブロックのうち、メイン回路ブロッ
ク以外のサブ回路ブロックが有する接地端子に接続され
、このサブ回路ブロックの配線領域内で、メイン回路ブ
ロックに近接した位置に配線された第２のアースライン
と、第１のアースラインと第２のアースラインとの間に
接続された保護素子とを備え、第１又は第２のアースラ
インのうちの少なくとも一つを経て短絡経路が形成され
ることを特徴としている。
またメイン回路ブロックが有する電源端子に接続され、
このメイン回路ブロックの配線領域内で、第１のアース
ラインに近接した位置に配線された電源ラインと、この
電源ラインと第１のアースラインとの間に接続された二
つ以上の保護素子とをさらに尚え、保護素子は所定の間
隔をあけて接続されていてもよい。
ここで保護素子は、半導体基板または半導体基板表面に
形成されたウェルをベースとしたバイポーラトランジス
タ、又は半導体基板上あるいは甲導体基板表面上あるい
は半導体基板表面に形成されたウェル上のゲート酸化膜
及びゲート型部の両端に不純物拡散層を形成して得られ
たＭＯＳ型のトランジスタ、又は半導体基板上血に形成
されたウェル表面上のフィールド酸化膜の表−上にアル
ミニウム又は多結晶シリコンから成る市松を形成して得
られたフィールド型トランジスタであってもよい。
（作　用） メイン回路ブロックの接地端子に接続された第１のアー
スラインと、サブ回路ブロックの接地端子に接続された
第２のアースラインとが保護素子によって接続されてお
り、各々の端子間に過電圧が印加されると、第１又は第
２の少なくとも一つのアースラインを経て短絡経路を過
電流が流れて回路が保護される。また各々の接地端子は
第１のアースライン、第２のアースライン及び保護素子
０ を介して接続されているため、いずれか一つを基準電位
とした場合にも過電圧から回路が保護される。この場合
に第１のアースラインは、チップ面積が最も大きいメイ
ン回路ブロックの配線領域角でサブ回路ブロックに近接
して配線されており、第２のアースラインもサブ回路ブ
ロックの配線領域内でメイン回路ブロックに近接して配
線されている。この第１と第２のアースラインが保護素
子で接続されており、この第１又は第２のアースライン
の少なくとも一つを経て短絡経路が形成されるため、他
の各々の端子間を保護素子で接続する際に、各々の接続
距離が短縮化されて配線の複雑化が防止され、また保護
素子の組み合わせ数の増加も防止される。
また、メイン回路ブロックの電源ラインがこのブロック
の配線領域内で第１のアースラインに近接してさらに配
線されている場合には、第１のアースラインとこの電源
ラインは共に配線長が長くなり、配線抵抗が増加しがち
であるが、この電源ラインと第１のアースラインとが複
数個の保護素子により所定の間隔をあけて接続されるこ
とにより、この保護素子を介して形成される短絡経路に
おける見かけ上の配線抵抗は小さくなり、過゛屯流は支
障なくこの短絡経路を流れて回路は保護される。
ここで、保護素子として半導体基板または半導体基板表
面に形成されたウェルをベースとしたバイポーラトラン
ジスタを用いた場合には、各々の端子間に過電圧が印加
されるとブレークダウンが起こり、エミッタとコレクタ
の間に導通が生じ短絡経路が形成されて過電流が接地端
子に流れ、回路が保護される。
（実施例） 以下本発明の一実施例について、図画を参照して説明す
る。本実施例において対象とする回路は、第２図に示さ
れたように、チップ面積の大部分を占有し主要な回路機
能を有するメイン回路ブロックとしての内部回路用ブロ
ック１と、その他の一部分の面積を占めインターフェイ
スとしての機能を有する二つのサブ回路ブロックとして
の出力バ１ ２ ソファ回路用ブロックＡ２及び出力バッファ回路用ブロ
ックＢ３とから構成されている。そして内部回路用ブロ
ック１には西部回路用電源Ｖｅｅ端丁１０１、内部回路
用接地ＶＳＳ端子１０２及び入力端子１０３が設けられ
、出力バッファ回路用ブロックＡ２には出力バッファ回
路用電源Ｖ　ｅｅｏＡ端子１０４、出力バッファ回路用
接地Ｖ　５ｓｏＡ端了１０５及び出力Ａ端子１０６、さ
らに出力バッファ回路用ブロックＢ３には出力バラフッ
回路用電源端子ＶｃｃｏＢ１０７、出力バッファ回路用
接地Ｖ　５ｓｏＢ端子１０８及び出力Ｂ端子１０９がそ
れぞれ設けられている。
このように、保護すべき回路を三つの回路用ブロック１
．２及び３に分割して各端子間を保護素子で接続した状
態を示したのが第１図である。このように、チップの大
部分の面積を占Ｈする内部回路用ブロック１における接
地ＶＳＳ端子］０２に接続されたアースライン２２を主
要なラインとして、内部回路用ブロック１の配線領域内
で他のブロック２及び３に近接して配線し、このアース
ライン２２と他の接地ＶｓｓｏＡ端子１０５、又は接地
Ｖ　５ｓｏＢ端子１０８に接続されたアースライン３２
又は４２との間に保護素子１５．１６を接続する。
この各々の保護素子の接続関係を、個別に示したのが第
３図（ａ）〜（ｇ）、第４図、及び第５図である。第３
図において、内部回路用ブロック１の入力端子１０３と
アースライン２２との間に保護索子１１を接続しく第３
図（ａ））、さらにこのアースライン２２と内部用電源
Ｖｃｃ端子１０１に接続された電源ライン２１との間に
保護素子１４を接続する（第３図（ｄ））。
そしてこのアースライン２２と、他の回路ブロック２及
び３における各々の端子に接続されたラインとの間に保
護素子を接続する。出力バッファ回路用ブロックＡ２に
おいて、電源Ｖ　ｅｃｏＡ端子１０４に接続された電源
う゛イン３１とアースライン２２とは直接接続せず、接
地Ｖ　５ｓｏＡ端子１０５に接続されたアースライン３
２と電源ライン３］とを接続する保護素子１７を一旦介
しく第３図（ｆ））　、アースライン３２とアースライ
ン２２３ ４ とを保護素子１５で接続する（第３図（ｅ））ことによ
って、接続を得る。そして出力Ａ端子１０６とアースラ
イン３２とを、保護素子１２で接続する（第３図（ｂ）
）。
出力バラフッ回路用ブロックＡ２における各端子と、内
部回路用接地ＶＳＳ端子１０２に接続されたアースライ
ン２２との間の保護素子の接続も同様である。アースラ
イン２２と電源Ｖ　ｃｃｏＢ＠Ｔ１０７に接続された電
源ライン４１との接続は、この電源ライン４１と接地Ｖ
　５ｓｏＢ端子１０ｇに接続されたアースライン４２と
を接続する保護素子１８を介して（第３図（ｇ））　、
アースライン４２とアースライン２２とを保護素子１６
で接続する（第３図（ｅ））ことによって得る。そして
出力Ｂ端子１０９とアースライン４２とを、保護素子１
３で接続する（第３図（Ｃ））。
このような各端子間における保護素子の接続関係が、内
部回路用ブロック１のアースライン２２を主体に成り立
っていることをより明確に示したのが第４図及び第５図
である。第４図に示されたように、内部回路用ブロック
１のアースライン２２に対して、同じブロック１の入力
端Ｔ１０３との間に保護素子１１が接続され、電源ＶＣ
Ｃ端ｒ１０１との間に保護素子１４か接続されている。
さらにアースライン２２と他のブロックＡ２との関係に
おいて、接地Ｖ　５ｓｏＡ端子１０５との間に保護素子
１５が接続され、電源Ｖ　ｃｃｏＡ端子１０４との間に
この保護素子１５を介して保護素子１７か接続されてい
る。ブロックＢ３との関係も、これと同様である。さら
に第５図のように、主体とするアースライン２２との間
で、ブロックＡ２の出力Ａ端子１．０６が保護素子１５
を介して保護素子１２によって接続され、同様にブロッ
クＢ３の出力Ｂ端子１０９が保護素子１６を介して保護
素子１３によって接続されている。この場合において各
端子間に過電圧が印加されると、第６図に示されたよう
な経路を過電流が流れる。このように、いずれの電源端
子あるいは接地端子を基準電位とした場合にも過電流が
流れる短絡経路が形成され、全ての入力端子１０３、出
力Ａ端子１０６、出力５ ６ Ｂ端子１０９において、ＥＳＤ耐圧を満足する。
このような各々の端子間を接続する保護素子の配列は、
第１図のように、チップの大部分の面積を占める内部回
路用ブロック１の配線領域において、他のブロック２及
び３に近接してアースライン２２を配線しておき、この
アースライン２２を主体に他のブロック２．３のアース
ライン３２゜４２との間で保護素子１５．１６を接続し
、この保護素子１５．１６を介してそれぞれの過電滝川
の短絡経路が形成されている点に特徴がある。この結果
、一部分のチップ面積しか占めない出力バッファ回路用
ブロックＡ２とブロックＢ３との間で、例えば出力バッ
ファ回路用ブロックＡの出力Ａ端子１０６と出力バッフ
ァ回路用ブロックＢの接地Ｖ　５ｓｏＢ端子１０８との
接続のために、０己のブロック内の配線領域を越えて離
れた端子間を接続する必要がなく、配線の複雑化や保護
素子の組み合わせ数の増加を防止することができる。
また半導体韮板にパターンを形成する場合において、内
部回路におけるアースライン２２と電源ライン２１との
間を接続する保護素子１４は、これらの電源ライン２１
及びアースライン２２の形成層の下方の層に位置するた
め、ライン２１及び２２を形成するために必要な面積で
足りる。この結果、保護素子１４を形成するための特別
なスペースを必要とせず、チップ面積を縮小させること
ができる。
また内部回路用ブロック１におけるアースライン２２と
出力バッファ回路用ブロックＡ２のアースライン３２と
を接続する保護素子１５、同様にアースライン２２と出
力バッファ回路用ブロックＡ２のアースライン４２とを
接続する保護素子１６も、それぞれのライン２２．３２
及び４２か形成された層の下方に位置するため、これら
のラインを形成するために必要な面積で足りる。各出力
バッファ回路用ブロックＡ２又はＢ３内における、電源
ライン３１とアースライン３２とを接続する保護素子１
７、電源ライン４１とアースラ・「ン４２とを接続する
保護素子１８も、それぞれのラインの下方に位置するた
めチップ面積の縮小化　７ ８ が可能となる。
ここで第１図からも明らかなように、内部回路用ブロッ
ク１の電源ライン２１と、アースライン２２は共に配線
長が長くなりがちであり、それぞれの配線抵抗Ｒｃｃ及
びＲｓｓが大きくなって、保護素子１４を介して形成さ
れている短絡経路を、過電流が支障なく流れずに回路が
破壊される虞れがある。そこで第７図に示されたように
、電源ライン２１とアースライン２２との間に、複数個
の保護素子１４を均等に分割配置しておくことによって
、他の保護素子からの見かけ上の配線抵抗Ｒ８Ｓ及びＲ
ｃｃが低くなり、過電流が支障なく流れ回路が確実に保
護される。
上述した実施例は一例であって、本発明を限定するもの
ではない。例えば保護素子として、本実施例では半導体
基板又はウェルをベースとしたバイポーラトランジスタ
を用いており、例えば第８図（ａ）に示されたように、
半導体基板５２の表面に、フィールド酸化Ｈ５３を隔て
て不純物拡散層５１ａ及び５１ｂを形成することによっ
て得ている。この他に第８図（ｂ）のように、基板５２
の表面上のゲート酸化膜５４及びゲート電極５５の両端
に不純物拡散層５１ａ及び５１ｂを形成して得られたＭ
Ｏ８型トランジスタや、第８図（ｃ）に示されたような
、フィールド酸化膜５３の表市上にアルミニウム又は多
結晶シリコンから成る１″ｈ極５６を形成したフィール
ド型トランジスタ等を用いることも可能である。また第
１図にボされたような、各端子間における保護素子の配
置も一例であり、他の配置によるものであってもよいこ
とは言うまでもない。
〔発明の効果〕
以上説明したように本発明の半導体集積回路装置は、各
々の端子間に過電圧が印加された場合に、最も大きなチ
ップ面積を占めるメイン回路ブロックにおけるサブ回路
ブロックに近接した位置に配線された第１のアースライ
ン又は一部分を占めるサブ回路ブロックにおけるメイン
回路ブロックに近接した位置に配線された第２のアース
ラインの少なくとも一つを経て短絡経路が形成されるた
め、１つ ０ 他の各端子間を保護素子で接続する際の接続距離が短縮
化されて配線の複雑化が防止されると共に、保護素子の
組み合わせ数の増加が防止される。
またメイン回路ブロックの電源ラインが、このブロック
内で第１のアースラインに近接して配線されている場合
に、この電源ラインと第１のアースラインは共に配線長
が長くなって配線抵抗が増加しがちであるが、このライ
ン間が複数個の保護素子により所定の間隔をあけて接続
されていることにより、この保護素子を介して形成され
る短絡経路における見かけ上の配線抵抗は小さくなり、
過電流は支障なくこの経路を流れて回路は保護される。
【図面の簡単な説明】
第１図は本発明の一実施例による半導体集積回路装置に
おける保護素子の配列を示した回路図、第２図は同装置
における回路のブロック構成ｌを示した概念図、第３図
、第４図及び第５図は同装置における保護素子の配列を
各々部分的に示した四路図、第６図は同装置におｊする
サージ電流の経路を示した説明表、第７図は同装置にお
ける内部１ｖｊ路用ブロツク内の保護素子の接続状態を
ボした回路図、第８図は同措置における保護素子の索ｒ
・断面図、第９図は従来の半導体集積回路装置における
保護素子の配列を示した１用略図、Ｔｉ１０図、第１１
図及び第１２図は同装置における保護素子の配列を各々
部分的に示した回路図である。 １・・・内部回路用ブロック、２・・・出力バッファ回
路用ブロックＡ、３・・・出力バッファ回路用ブロック
Ｂ１１１〜１８．５１・・・保護素子、２１，３１゜４
１・・・電源ライン、２２．３２．４２・・・アースラ
イン、１０１・・・電源Ｖｅｅ端子、１０２・・・接地
ＶＳＳ端子、１０３・・・入力端子、１０４・・・電源
Ｖ　ｃｅｏＡ端子、１０５・・・接地Ｖ　５ｓｏＡ端子
、１０６・・・出力Ａ端子、１０７　・・・電源Ｖ　ｃ
ｃｏＢ端子、１０８−・・接地Ｖ　５ｓｏＢ端子、１０
９−・・出力Ｂ＠ｒ。

Claims (1)

  1. 【特許請求の範囲】 １、接地端子をそれぞれに有した回路ブロックを二つ以
    上備え、各々の接地端子に対して、各々の前記回路ブロ
    ックが有する電源端子、出力端子又は入力端子が保護素
    子によってそれぞれ接続されており、各々の端子間に過
    電圧が印加された場合に短絡して過電流を流すことによ
    って回路を保護する短絡経路を有した半導体集積回路装
    置において、 前記回路ブロックのうち、チップ占有面積が最も大きい
    メイン回路ブロックが有する接地端子に接続され、この
    メイン回路ブロックの配線領域内で前記サブ回路ブロッ
    クに近接した位置に配線された第１のアースラインと、 前記回路ブロックのうち、前記メイン回路ブロック以外
    のサブ回路ブロックが有する接地端子に接続され、この
    サブ回路ブロックの配線領域内で、前記メイン回路ブロ
    ックに近接した位置に配線された第２のアースラインと
    、 前記第１のアースラインと前記第２のアースラインとの
    間に接続された保護素子とを備え、前記第１又は第２の
    アースラインのうちの少なくとも一つを経て前記短絡経
    路が形成されることを特徴とする半導体集積回路装置。 ２、前記メイン回路ブロックが有する電源端子に接続さ
    れ、このメイン回路ブロックの配線領域内で、前記第１
    のアースラインに近接した位置に配線された電源ライン
    と、 この電源ラインと前記第１のアースラインとの間に接続
    された二つ以上の保護素子とをさらに備え、 前記保護素子は所定の間隔をあけて接続されていること
    を特徴とする請求項１記載の半導体集積回路装置。 ３、前期保護素子は、半導体基板あるいは半導体基板表
    面に形成されたウェルをベースとしたバイポーラトラン
    ジスタ、又は半導体基板上あるいは半導体基板表面に形
    成されたウェル上のゲート酸化膜及びゲート電極の両端
    に不純物拡散層を形成して得られたＭＯＳ型のトランジ
    スタ、又は半導体基板表面上あるいは半導体基板表面に
    形成されたウェル表面上のフィールド酸化膜の表面上に
    アルミニウム又は多結晶シリコンから成る電極を形成し
    て得られたフィールド型トランジスタであることを特徴
    とする請求項１又は２記載の半導体集積回路装置。
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