JP2848674B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2848674B2 JP2848674B2 JP2157180A JP15718090A JP2848674B2 JP 2848674 B2 JP2848674 B2 JP 2848674B2 JP 2157180 A JP2157180 A JP 2157180A JP 15718090 A JP15718090 A JP 15718090A JP 2848674 B2 JP2848674 B2 JP 2848674B2
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- terminal
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体集積回路装置に係わり、特に複数の電
源端子と接地端子を有する装置に関するものである。
源端子と接地端子を有する装置に関するものである。
（従来の技術） 近年半導体メモリにおいて、データアクセス時間が短
縮化されるに従い、電源電位や接地電位の変動が回路動
作に与える悪影響が顕著になって来た。特に、データ出
力回路がデータを出力する際に招く電源変動は大きく、
他の回路へ影響を与えないように、データ出力回路と他
の回路との間で電源端子と接地端子をそれぞれ分けるこ
とが行われている。このため、今後はノイズ対策上、電
源端子と接地端子の数は増加する傾向にある。
縮化されるに従い、電源電位や接地電位の変動が回路動
作に与える悪影響が顕著になって来た。特に、データ出
力回路がデータを出力する際に招く電源変動は大きく、
他の回路へ影響を与えないように、データ出力回路と他
の回路との間で電源端子と接地端子をそれぞれ分けるこ
とが行われている。このため、今後はノイズ対策上、電
源端子と接地端子の数は増加する傾向にある。
一方で、半導体メモリではメモリセルとしてMOS型ト
ランジスタを用いているためサージ電圧が問題となり、
全ての端子の間に保護素子を接続し、サージ電圧の短絡
経路を設け、ESD（Electro Static Destruction）耐圧
を高めている。
ランジスタを用いているためサージ電圧が問題となり、
全ての端子の間に保護素子を接続し、サージ電圧の短絡
経路を設け、ESD（Electro Static Destruction）耐圧
を高めている。
従来はこの短絡経路を、第７図に示されるようにして
形成していた。電源端子１と接地端子３とを保護素子92
で接続し、電源端子２と接地端子４とを保護素子99で接
続しており、電源端子１と電源端子２とを保護素子94で
接続し、接地端子３と接地端子４とを保護素子100で接
続している。また接地端子３と電源端子２とは保護素子
98で接続し、電源端子１と接地端子４とを保護素子96で
接続している。さらに入力端子５に対し、電源端子１、
接地端子３、電源端子２及び接地端子４との間にそれぞ
れ保護素子91、93、95、97を接続し、出力端子６に対し
て保護素子104、103、102及び101を接続している。この
ように従来の回路では、全ての端子間の組み合わせ毎に
短絡経路を形成していた。
形成していた。電源端子１と接地端子３とを保護素子92
で接続し、電源端子２と接地端子４とを保護素子99で接
続しており、電源端子１と電源端子２とを保護素子94で
接続し、接地端子３と接地端子４とを保護素子100で接
続している。また接地端子３と電源端子２とは保護素子
98で接続し、電源端子１と接地端子４とを保護素子96で
接続している。さらに入力端子５に対し、電源端子１、
接地端子３、電源端子２及び接地端子４との間にそれぞ
れ保護素子91、93、95、97を接続し、出力端子６に対し
て保護素子104、103、102及び101を接続している。この
ように従来の回路では、全ての端子間の組み合わせ毎に
短絡経路を形成していた。
（発明が解決しようとする課題） しかし、電源端子数や接地端子数が増加するにつれ各
端子の組み合わせ数も増大し、保護素子の数が増えてチ
ップ面積が大きくなり、コストの増大を招いていた。
端子の組み合わせ数も増大し、保護素子の数が増えてチ
ップ面積が大きくなり、コストの増大を招いていた。
また、電源端子と接地端子の数が増えると、各入力端
子や出力端子との間に引き回す配線も長くなり、やはり
チップ面積の増大、及びコストの増大を招くという問題
があった。
子や出力端子との間に引き回す配線も長くなり、やはり
チップ面積の増大、及びコストの増大を招くという問題
があった。
本発明は上記事情に鑑みてなされたものであり、チッ
プ面積を増大させることなく、必要とされるESD耐圧を
持つ半導体集積回路装置を提供することを目的とする。
プ面積を増大させることなく、必要とされるESD耐圧を
持つ半導体集積回路装置を提供することを目的とする。
（課題を解決するための手段） 本発明の半導体集積回路装置は、複数の電源端子と複
数の接地端子を有し、入力端子又は出力端子との間で過
電圧が生じた場合に保護素子を介して形成された短絡経
路に過電流を流して回路を保護する装置であって、任意
の配線に対し全ての電源端子と接地端子とを保護素子を
介してそれぞれ接続し、さらにこの配線に対し入力端子
と出力端子とを保護素子を介してそれぞれ接続したこと
を特徴としている。
数の接地端子を有し、入力端子又は出力端子との間で過
電圧が生じた場合に保護素子を介して形成された短絡経
路に過電流を流して回路を保護する装置であって、任意
の配線に対し全ての電源端子と接地端子とを保護素子を
介してそれぞれ接続し、さらにこの配線に対し入力端子
と出力端子とを保護素子を介してそれぞれ接続したこと
を特徴としている。
ここで保護素子には、半導体基板又はウエルをベース
とするバイポーラトランジスタを用いることができる。
とするバイポーラトランジスタを用いることができる。
（作 用） 任意の配線に対して、全ての電源端子及び接地端子と
の間に保護素子を接続し、さらにこの配線と入力端子及
び出力端子との間に保護素子を接続して、全ての端子間
をこの配線を介して二つの保護素子により短絡経路を形
成する。これにより、全ての端子間毎に保護素子を直接
接続して短絡経路を形成した場合と比較し、端子間の接
続関係が簡略化されて保護素子が減少し、さらに接続に
必要な配線の長さが短縮化される。
の間に保護素子を接続し、さらにこの配線と入力端子及
び出力端子との間に保護素子を接続して、全ての端子間
をこの配線を介して二つの保護素子により短絡経路を形
成する。これにより、全ての端子間毎に保護素子を直接
接続して短絡経路を形成した場合と比較し、端子間の接
続関係が簡略化されて保護素子が減少し、さらに接続に
必要な配線の長さが短縮化される。
ここで、保護素子として半導体基板又はウエルをベー
スとするバイポーラトランジスタを用いることができ、
エミッタ・コレクタ間に過電圧が発生すると短絡して短
絡経路を形成し、過電流を流す。
スとするバイポーラトランジスタを用いることができ、
エミッタ・コレクタ間に過電圧が発生すると短絡して短
絡経路を形成し、過電流を流す。
（実施例） 以下、本発明の一実施例について図面を参照して説明
する。
する。
先ず第２図に、本実施例による半導体集積回路装置に
おける各回路と端子の配置を示す。メモリセル80の周囲
に、出力バッファ回路86と周辺回路81〜85が配置されて
いる。そして複数の電源端子１及び２と接地端子３及び
４が設けられ、電源端子１と接地端子３は周辺回路81〜
85に接続され、電源端子２と接地端子４は出力バッファ
回路86に接続されている。また外周には、配線Ａが引か
れている。
おける各回路と端子の配置を示す。メモリセル80の周囲
に、出力バッファ回路86と周辺回路81〜85が配置されて
いる。そして複数の電源端子１及び２と接地端子３及び
４が設けられ、電源端子１と接地端子３は周辺回路81〜
85に接続され、電源端子２と接地端子４は出力バッファ
回路86に接続されている。また外周には、配線Ａが引か
れている。
この回路のうち、点線で囲まれた領域Ｒにおける保護
素子の接続関係を第１図に示す。第２図において外周に
位置した配線Ａと、電源端子１及び２、接地端子３及び
４との間に、それぞれ保護素子23、24、21及び25が接続
されている。そして配線Ａと入力端子５とを保護素子22
で接続し、配線Ａと出力端子６とを保護素子26で接続し
ている。
素子の接続関係を第１図に示す。第２図において外周に
位置した配線Ａと、電源端子１及び２、接地端子３及び
４との間に、それぞれ保護素子23、24、21及び25が接続
されている。そして配線Ａと入力端子５とを保護素子22
で接続し、配線Ａと出力端子６とを保護素子26で接続し
ている。
例えば、電源端子１と入力端子５との間は、保護素子
23と22を介して接続されており、電源端子１と出力端子
６とは保護素子23と26を介して接続されている。各々の
端子間の短絡経路を、第１表に示す。
23と22を介して接続されており、電源端子１と出力端子
６とは保護素子23と26を介して接続されている。各々の
端子間の短絡経路を、第１表に示す。
このように本実施例は、任意の一本の配線Ａに全ての
電源端子と接地端子を保護素子を介して接続し、さらに
全ての入力端子と出力端子を保護素子を介して配線Ａに
接続することによって、全ての端子間に二つの保護素子
により短絡経路を形成した点に特徴がある。
電源端子と接地端子を保護素子を介して接続し、さらに
全ての入力端子と出力端子を保護素子を介して配線Ａに
接続することによって、全ての端子間に二つの保護素子
により短絡経路を形成した点に特徴がある。
これにより端子の組み合わせ数が減少し、保護素子数
が減少すると共に、端子間の接続関係が簡略化されて配
線長が短縮される。このため、電源端子や接地端子が増
加した場合にもチップ面積の増加が最小限に抑えられ、
コストの増大を防止することができる。
が減少すると共に、端子間の接続関係が簡略化されて配
線長が短縮される。このため、電源端子や接地端子が増
加した場合にもチップ面積の増加が最小限に抑えられ、
コストの増大を防止することができる。
ここで、保護素子には第５図に示されたようなバイポ
ーラ型トランジスタを用いることができる。このトラン
ジスタの素子断面構造は第６図のようであり、例えばｐ
型半導体基板Ｃ上に二つのn+不純物領域Ａ及びＢが形成
されており、半導体基板Ｃをベースに、n+不純物領域Ａ
及びＢをそれぞれエミッタ及びコレクタとしている。
ーラ型トランジスタを用いることができる。このトラン
ジスタの素子断面構造は第６図のようであり、例えばｐ
型半導体基板Ｃ上に二つのn+不純物領域Ａ及びＢが形成
されており、半導体基板Ｃをベースに、n+不純物領域Ａ
及びＢをそれぞれエミッタ及びコレクタとしている。
第３図は、出力バッファ回路44や入力回路45、及び46
を具体化して表した例である。配線Ａに対して、電源端
子１及び２、接地端子３及び４が保護素子54〜57を介し
て接続されている。さらに、出力バッファ回路44の出力
端子41が保護素子51を介して配線Ａに接続されており、
入力回路45の入力端子42と、入力回路46の入力端子43と
がそれぞれ保護素子52及び53を介して配線Ａに接続され
ている。この場合には、例えば、電源端子１と入力回路
45の入力端子42との間に保護素子52及び55によってESD
経路が形成され、電源端子２と出力バッファ回路44の出
力端子41との間に保護素子51及び54によって短絡経路が
形成されている。
を具体化して表した例である。配線Ａに対して、電源端
子１及び２、接地端子３及び４が保護素子54〜57を介し
て接続されている。さらに、出力バッファ回路44の出力
端子41が保護素子51を介して配線Ａに接続されており、
入力回路45の入力端子42と、入力回路46の入力端子43と
がそれぞれ保護素子52及び53を介して配線Ａに接続され
ている。この場合には、例えば、電源端子１と入力回路
45の入力端子42との間に保護素子52及び55によってESD
経路が形成され、電源端子２と出力バッファ回路44の出
力端子41との間に保護素子51及び54によって短絡経路が
形成されている。
第４図は、図に示されたような入力回路62を有する実
施例において、入力端子61と接地端子３との接続状態を
示したもので、同様に配線Ａを介して保護素子63及び64
によって短絡経路が形成されている。
施例において、入力端子61と接地端子３との接続状態を
示したもので、同様に配線Ａを介して保護素子63及び64
によって短絡経路が形成されている。
いずれの実施例においても、任意の配線Ａに全ての電
源端子及び接地端子を保護素子を介して接続し、さらに
配線Ａと全ての入力端子及び出力端子とを保護素子を介
して接続することで全ての端子間に短絡経路を形成して
おり、端子の組み合わせ数を減少させ、保護素子の数を
減らしている。これにより、全ての端子間毎に直接保護
素子により接続していた従来の場合と比較し、保護素子
の数の減少と共に配線長を短縮化することができ、チッ
プ面積の縮小並びにコスト低減を図ることができる。
源端子及び接地端子を保護素子を介して接続し、さらに
配線Ａと全ての入力端子及び出力端子とを保護素子を介
して接続することで全ての端子間に短絡経路を形成して
おり、端子の組み合わせ数を減少させ、保護素子の数を
減らしている。これにより、全ての端子間毎に直接保護
素子により接続していた従来の場合と比較し、保護素子
の数の減少と共に配線長を短縮化することができ、チッ
プ面積の縮小並びにコスト低減を図ることができる。
上述した実施例はいずれも一例であって、本発明を限
定するものではない。例えば第１図、第２図等に示され
たものにおける接続状態が異なっていてもよく、いずれ
かの配線と全ての電源端子及び接地端子をそれぞれ保護
素子で接続し、さらにこの配線と各入力端子と出力端子
との間に保護素子を設けて短絡経路を形成したものであ
ればよい。
定するものではない。例えば第１図、第２図等に示され
たものにおける接続状態が異なっていてもよく、いずれ
かの配線と全ての電源端子及び接地端子をそれぞれ保護
素子で接続し、さらにこの配線と各入力端子と出力端子
との間に保護素子を設けて短絡経路を形成したものであ
ればよい。
以上説明したように本発明によれば、任意の配線に対
して全ての電源端子及び接地端子との間に保護素子を接
続し、さらにこの配線と入力端子及び出力端子との間に
保護素子を接続して全ての端子間をこの配線を介して二
つの保護素子により短絡経路を形成するため、各端子間
の接続関係が簡略化されて保護素子数が減少し、配線長
が短縮化されて、チップ面積の縮小化及びコスト低減が
もたらされる。
して全ての電源端子及び接地端子との間に保護素子を接
続し、さらにこの配線と入力端子及び出力端子との間に
保護素子を接続して全ての端子間をこの配線を介して二
つの保護素子により短絡経路を形成するため、各端子間
の接続関係が簡略化されて保護素子数が減少し、配線長
が短縮化されて、チップ面積の縮小化及びコスト低減が
もたらされる。
第１図は本発明の一実施例による半導体集積回路装置に
おける各端子間の接続関係を示した回路図、第２図は同
装置の回路構成を示したブロック図、第３図は本発明の
他の実施例における各端子間の接続関係を示した回路
図、第４図は本発明のさらに他の実施例における各端子
間の接続関係を示した回路図、第５図は本実施例で用い
られている保護素子を示す説明図、第６図は同保護素子
の構造を示した素子断面図、第７図は従来の半導体集積
回路装置における各端子間の接続関係を示した回路図で
ある。 1,2……電源端子、3,4……接地端子、 5,42,43,61……入力端子、6,41……出力端子、21〜26,5
1〜57,62……入力回路、63〜64……保護素子、80……メ
モリセルアレイ、81〜85……周辺回路、86……出力バッ
ファ回路。
おける各端子間の接続関係を示した回路図、第２図は同
装置の回路構成を示したブロック図、第３図は本発明の
他の実施例における各端子間の接続関係を示した回路
図、第４図は本発明のさらに他の実施例における各端子
間の接続関係を示した回路図、第５図は本実施例で用い
られている保護素子を示す説明図、第６図は同保護素子
の構造を示した素子断面図、第７図は従来の半導体集積
回路装置における各端子間の接続関係を示した回路図で
ある。 1,2……電源端子、3,4……接地端子、 5,42,43,61……入力端子、6,41……出力端子、21〜26,5
1〜57,62……入力回路、63〜64……保護素子、80……メ
モリセルアレイ、81〜85……周辺回路、86……出力バッ
ファ回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−90669（ＪＰ，Ａ) 特開 平２−28362（ＪＰ，Ａ) 特開 平２−111064（ＪＰ，Ａ) 特開 平１−171262（ＪＰ，Ａ) 特開 平２−119262（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822
Claims (2)
- 【請求項１】複数の電源端子と複数の接地端子を有し、
入力端子又は出力端子との間で過電圧が生じた場合に、
保護素子を介して形成された短絡経路に過電流を流して
回路を保護する半導体集積回路装置において、 任意の配線に対し、全ての前記電源端子と前記接地端子
とを保護素子を介してそれぞれ接続し、 さらに前記配線に対し、前記入力端子と前記出力端子と
を保護素子を介してそれぞれ接続したことを特徴とする
半導体集積回路装置。 - 【請求項２】前記保護素子は、半導体基板又はウエルを
ベースとするバイポーラトランジスタであることを特徴
とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157180A JP2848674B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157180A JP2848674B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0448773A JPH0448773A (ja) | 1992-02-18 |
| JP2848674B2 true JP2848674B2 (ja) | 1999-01-20 |
Family
ID=15643939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157180A Expired - Fee Related JP2848674B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848674B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3123984B2 (ja) * | 1998-07-31 | 2001-01-15 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
| JP2006237101A (ja) | 2005-02-23 | 2006-09-07 | Nec Electronics Corp | 半導体集積回路装置 |
| JP5603488B2 (ja) * | 2010-06-09 | 2014-10-08 | アナログ デバイシス， インコーポレイテッド | 集積回路保護のための装置および方法 |
-
1990
- 1990-06-15 JP JP2157180A patent/JP2848674B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0448773A (ja) | 1992-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |