JP2878765B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2878765B2 JP2878765B2 JP6380290A JP6380290A JP2878765B2 JP 2878765 B2 JP2878765 B2 JP 2878765B2 JP 6380290 A JP6380290 A JP 6380290A JP 6380290 A JP6380290 A JP 6380290A JP 2878765 B2 JP2878765 B2 JP 2878765B2
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- Japan
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- pad
- semiconductor region
- semiconductor
- protection
- power supply
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に係り、特に入出力保護回路を
有する半導体装置に関する。
有する半導体装置に関する。
（従来の技術） 半導体の入出力端子および電源端子は、過大な電圧に
より破壊されることがあり、この過大な電圧の代表的な
ものは静電気である。したがって静電破壊に対して十分
な保護対策がとれているかどうかが、半導体装置の性能
を評価する上で重要な要因となっている。
より破壊されることがあり、この過大な電圧の代表的な
ものは静電気である。したがって静電破壊に対して十分
な保護対策がとれているかどうかが、半導体装置の性能
を評価する上で重要な要因となっている。
このため、静電破壊を防止すべく、従来から入出力端
子および電源端子に保護回路を設けることが提案されて
いる。
子および電源端子に保護回路を設けることが提案されて
いる。
第７図はそのような保護回路の一例を示す回路図であ
り、同図では多数備えられたボンディングパッドのうち
の１つだけを例示している。
り、同図では多数備えられたボンディングパッドのうち
の１つだけを例示している。
半導体装置のチップ表面に設けられた入出力端子とし
てのボンディングパッド11は半導体装置内の内部回路に
接続されると共に、保護トランジスタとしてのバイポー
ラトランジスタT5およびT6をそれぞれ介して第１の電源
供給端子であるVCC端子および第２の電源供給端子であ
るVSS端子に接続されている。また、VCC端子とVSS端子
はバイポーラトランジスタT7を介して接続されている。
これらの各トランジスタT5〜T7のベースにはベース電位
（VBB）が与えられている。
てのボンディングパッド11は半導体装置内の内部回路に
接続されると共に、保護トランジスタとしてのバイポー
ラトランジスタT5およびT6をそれぞれ介して第１の電源
供給端子であるVCC端子および第２の電源供給端子であ
るVSS端子に接続されている。また、VCC端子とVSS端子
はバイポーラトランジスタT7を介して接続されている。
これらの各トランジスタT5〜T7のベースにはベース電位
（VBB）が与えられている。
次にこの保護回路の動作を説明する。ここではＰ型半
導体層内に形成されたNPNトランジスタを用いるものと
する。
導体層内に形成されたNPNトランジスタを用いるものと
する。
まず、入出力端子11とVCC端子間に静電気がかかった
時には、入力と基板（Ｐ型半導体層）との接合部でプレ
ークダウンを生じバイポーラ動作が始まるため、トラン
ジスタT5がオンし、静電気はT5を介して放電する。した
がって、静電気は内部回路まで伝えられることがなく、
内部回路は保護される。同様に、入出力端子とVSS端子
間に静電気がかかった時には、保護トランジスタT6がオ
ンし、静電気はT6を介して放電し、内部回路が保護され
る。また、VCC端子とVSS端子間に静電気がかかった時に
は、保護トランジスタT7がオンし静電気はT7を介して放
電し、内部回路が保護される。このように電源供給端子
および入出力端子間にどのように静電気による高電圧が
かかっても内部回路は保護されるようになっている。
時には、入力と基板（Ｐ型半導体層）との接合部でプレ
ークダウンを生じバイポーラ動作が始まるため、トラン
ジスタT5がオンし、静電気はT5を介して放電する。した
がって、静電気は内部回路まで伝えられることがなく、
内部回路は保護される。同様に、入出力端子とVSS端子
間に静電気がかかった時には、保護トランジスタT6がオ
ンし、静電気はT6を介して放電し、内部回路が保護され
る。また、VCC端子とVSS端子間に静電気がかかった時に
は、保護トランジスタT7がオンし静電気はT7を介して放
電し、内部回路が保護される。このように電源供給端子
および入出力端子間にどのように静電気による高電圧が
かかっても内部回路は保護されるようになっている。
このような保護回路においては特に保護トランジスタ
T7を形成するために素子および配線のためにかなりのス
ペースを必要とする。
T7を形成するために素子および配線のためにかなりのス
ペースを必要とする。
ところで、半導体装置のパッケージにはDIP（Dual In
line Package）,ZIP（Zigzag Inline Package）,SOJ（S
ingle Outline J−lead）などの多くの種類があり、各
パッケージには、それぞれに適したボンディングパッド
配置がある。したがって、ある種類の半導体チップにお
けるパッドではこれらのパッケージすべてには対応でき
ない場合も多い。例えば、あるパッケージではある位置
では入出力パッドとして使用できなかったり、逆に必ず
使用しなければならなかったりする。このため、１種類
の半導体チップでこれらすべてのパッケージに対応する
ことができるように、複数個のパッドと保護回路を標準
構成としてあらかじめ半導体チップ上に形成しておき、
パッケージの設計段階において配線マスク上で配線を決
定するいわゆるマスタスライス技術を用いて所望のパッ
ドと保護回路に接続するようにしたものが知られてい
る。
line Package）,ZIP（Zigzag Inline Package）,SOJ（S
ingle Outline J−lead）などの多くの種類があり、各
パッケージには、それぞれに適したボンディングパッド
配置がある。したがって、ある種類の半導体チップにお
けるパッドではこれらのパッケージすべてには対応でき
ない場合も多い。例えば、あるパッケージではある位置
では入出力パッドとして使用できなかったり、逆に必ず
使用しなければならなかったりする。このため、１種類
の半導体チップでこれらすべてのパッケージに対応する
ことができるように、複数個のパッドと保護回路を標準
構成としてあらかじめ半導体チップ上に形成しておき、
パッケージの設計段階において配線マスク上で配線を決
定するいわゆるマスタスライス技術を用いて所望のパッ
ドと保護回路に接続するようにしたものが知られてい
る。
第８図はその一例を示すものであり、半導体装置のう
ちの一部を示している。
ちの一部を示している。
この例においては、第７図の保護トランジスタT5およ
びT6に対応する保護トランジスタT8およびT9並びに保護
トランジスタT10およびT11が設けられ、保護トランジス
タT8およびT9の共通接続点には入出力パッド12が、保護
トランジスタT10おびT11の共通接続点には入出力パッド
13がそれぞれ接続されている。また、トランジスタT8お
よびT10の他端側はVCC端子へ、トランジスタT9およびT1
1の他端側はVSS端子へそれぞれ接続されている。
びT6に対応する保護トランジスタT8およびT9並びに保護
トランジスタT10およびT11が設けられ、保護トランジス
タT8およびT9の共通接続点には入出力パッド12が、保護
トランジスタT10おびT11の共通接続点には入出力パッド
13がそれぞれ接続されている。また、トランジスタT8お
よびT10の他端側はVCC端子へ、トランジスタT9およびT1
1の他端側はVSS端子へそれぞれ接続されている。
この例においては、入出力パッドと内部回路の接続は
配線パターンを決定するマスク上の指定により行うよう
になっている。ここではパッケージの制約上、入出力パ
ッド12を内部回路に接続し、入出力パッド13は内部回路
とは接続しないものとすれば、配線マスク上でそのよう
に指定することにより、パッド12が内部回路と接続され
ることになる。したがって、入出力パッドの一方が使用
されるときには他の入出力パッドおよびそれに関係する
保護トランジスタは使用されないこととなる。すなわ
ち、パッド12が使用されるときは、パッド13および保護
トランジスタT10およびT11が使用されず、パッド13が使
用されるときは、パッド12および保護トランジスタT8お
よびT9は使用されない。しかも、この保護回路ではVCC
端子とVSS端子間の静電気がかかった時にはトランジス
タT8およびT9あるいはトランジスタT10およびT11がすべ
て導通する必要があるため、内部回路を確実に保護でき
ない場合もあった。
配線パターンを決定するマスク上の指定により行うよう
になっている。ここではパッケージの制約上、入出力パ
ッド12を内部回路に接続し、入出力パッド13は内部回路
とは接続しないものとすれば、配線マスク上でそのよう
に指定することにより、パッド12が内部回路と接続され
ることになる。したがって、入出力パッドの一方が使用
されるときには他の入出力パッドおよびそれに関係する
保護トランジスタは使用されないこととなる。すなわ
ち、パッド12が使用されるときは、パッド13および保護
トランジスタT10およびT11が使用されず、パッド13が使
用されるときは、パッド12および保護トランジスタT8お
よびT9は使用されない。しかも、この保護回路ではVCC
端子とVSS端子間の静電気がかかった時にはトランジス
タT8およびT9あるいはトランジスタT10およびT11がすべ
て導通する必要があるため、内部回路を確実に保護でき
ない場合もあった。
（発明が解決しようとする課題） 以上のように、従来用いられている保護回路は、VCC
端子−VSS端子間の保護バイポーラトランジスタを備え
る場合には配線上多くの配置スペースを必要とする。こ
れを解決するために内部回路の形成領域を狭めたり、半
導体装置周辺部にボンディングパッド形成領域の余裕ス
ペースに配置したりしているが、内部回路数やボンディ
ングパッド数が多いためにこのようなことができない場
合には、半導体装置のチップサイズを大きくとって配置
せざるを得ず、微小化の要求に反するという問題があ
る。
端子−VSS端子間の保護バイポーラトランジスタを備え
る場合には配線上多くの配置スペースを必要とする。こ
れを解決するために内部回路の形成領域を狭めたり、半
導体装置周辺部にボンディングパッド形成領域の余裕ス
ペースに配置したりしているが、内部回路数やボンディ
ングパッド数が多いためにこのようなことができない場
合には、半導体装置のチップサイズを大きくとって配置
せざるを得ず、微小化の要求に反するという問題があ
る。
また、前述したマスタスライス方式では、配線を行わ
ずに使用されないパッドと保護トランジスタが常に生ず
ることになり、スペース的に無駄な領域が生じてしまう
という問題がある。
ずに使用されないパッドと保護トランジスタが常に生ず
ることになり、スペース的に無駄な領域が生じてしまう
という問題がある。
本発明はこのような問題を解決するためになされたも
ので、半導体装置のチップサイズを増大や無駄な素子を
生じさせることなく静電破壊に強い半導体装置を提供す
ることを目的とする。
ので、半導体装置のチップサイズを増大や無駄な素子を
生じさせることなく静電破壊に強い半導体装置を提供す
ることを目的とする。
（課題を解決するための手段） 本発明によれば、第１導電型の半導体層の表面にボン
ディング用パッドを備えた半導体装置において、パッド
の近傍の半導体層に形成された第２導電型の第１の半導
体領域と、これと所定の間隔をおいて対向するように形
成された第２導電型の第２の半導体領域とを備え、パッ
ドを入力あるいは出力端子として使用する時には、パッ
ドを第１の半導体領域に接続するとともに第２の半導体
領域を第１の電源電位供給端に接続し、パッドを入力あ
るいは出力端子として使用しない時には、第１の半導体
領域を第２の電源供給端に接続するとともに第２の半導
体領域を第１の電源供給端に接続したことを特徴として
いる。
ディング用パッドを備えた半導体装置において、パッド
の近傍の半導体層に形成された第２導電型の第１の半導
体領域と、これと所定の間隔をおいて対向するように形
成された第２導電型の第２の半導体領域とを備え、パッ
ドを入力あるいは出力端子として使用する時には、パッ
ドを第１の半導体領域に接続するとともに第２の半導体
領域を第１の電源電位供給端に接続し、パッドを入力あ
るいは出力端子として使用しない時には、第１の半導体
領域を第２の電源供給端に接続するとともに第２の半導
体領域を第１の電源供給端に接続したことを特徴として
いる。
パッド近傍の半導体層に形成された第２導電型の第３
の半導体領域と、これと所定の間隔をおいて対向するよ
うに形成された第２の導電型の第４の半導体領域をさら
に備え、ボンディング用パッドを入力あるいは出力端子
として使用する時は、ボンディング用パッドを第３の半
導体領域に接続し、第４の半導体領域を第２の電源電位
供給端に接続し、ボンディング用パッドを入力あるいは
出力端子として使用しない時は、第３の半導体領域を第
２の電源供給端に接続し、第４の半導体領域を前記第１
の電源供給端に接続するとよい。
の半導体領域と、これと所定の間隔をおいて対向するよ
うに形成された第２の導電型の第４の半導体領域をさら
に備え、ボンディング用パッドを入力あるいは出力端子
として使用する時は、ボンディング用パッドを第３の半
導体領域に接続し、第４の半導体領域を第２の電源電位
供給端に接続し、ボンディング用パッドを入力あるいは
出力端子として使用しない時は、第３の半導体領域を第
２の電源供給端に接続し、第４の半導体領域を前記第１
の電源供給端に接続するとよい。
また、上述した第１の半導体領域と、第３の半導体領
域が共有されたものであるとよい。
域が共有されたものであるとよい。
これらにおいて各半導体領域とボンディングパッド、
各電源電位供給端との接続が配線マスクのパターンによ
り選択されるものであるとよい。
各電源電位供給端との接続が配線マスクのパターンによ
り選択されるものであるとよい。
（作用） 本発明によれば、入出力パッドとこれに対応する保護
トランジスタを有しているが、マスタスライス方式の配
線は入出力パッドが内部配線と接続されないときには保
護トランジスタをパッドに接続することなく２つの電源
電位にそれぞれ接続し、基板電位をベース入力とするよ
うにしているので、各パッド毎に２つの電源電位間の保
護トランジスタを設ける必要がない。
トランジスタを有しているが、マスタスライス方式の配
線は入出力パッドが内部配線と接続されないときには保
護トランジスタをパッドに接続することなく２つの電源
電位にそれぞれ接続し、基板電位をベース入力とするよ
うにしているので、各パッド毎に２つの電源電位間の保
護トランジスタを設ける必要がない。
この結果、チップサイズの増加を招くことなく、各入
出力パッドの保護を図ることができる。
出力パッドの保護を図ることができる。
（実施例） 以下、図面を参照して本願発明の実施例のいくつかを
詳細に説明する。
詳細に説明する。
第１図は本発明の一実施例の一部を示す概念図であ
る。第１図には２つのボンディングパッド１および２が
示され、パッド１に対しては直列接続された２つのバイ
ポーラトランジスタT1およびT2、パッド２に対しては直
列接続された２つのバイポーラトランジスタT3およびT4
がそれぞれ準備されている。これらのトランジスタは後
述するようにＰ型の半導体基板あるいはウェルをなす半
導体層内に形成されている。
る。第１図には２つのボンディングパッド１および２が
示され、パッド１に対しては直列接続された２つのバイ
ポーラトランジスタT1およびT2、パッド２に対しては直
列接続された２つのバイポーラトランジスタT3およびT4
がそれぞれ準備されている。これらのトランジスタは後
述するようにＰ型の半導体基板あるいはウェルをなす半
導体層内に形成されている。
このようなパッドと保護トランジスタはマスタスライ
ス方式で配線が行われる。
ス方式で配線が行われる。
第１図ではパッド１が内部回路と接続されるものとす
れば、トランジスタT1とT2の接続点にパッド１と内部回
路からの配線WINが接続される。そして、トランジスタT
1の他端側はVCCに、トランジスタT2の他端側はVSSに接
続されている。一方、パッド２は内部回路とは接続され
ないため、これに対応して設けられたトランジスタT3お
よびT4については、VCC端とVSS端との間にトランジスタ
T3および第４のトランジスタT4が接続されている。これ
らの各トランジスタのベースには基板電位VBBが与えら
れている。
れば、トランジスタT1とT2の接続点にパッド１と内部回
路からの配線WINが接続される。そして、トランジスタT
1の他端側はVCCに、トランジスタT2の他端側はVSSに接
続されている。一方、パッド２は内部回路とは接続され
ないため、これに対応して設けられたトランジスタT3お
よびT4については、VCC端とVSS端との間にトランジスタ
T3および第４のトランジスタT4が接続されている。これ
らの各トランジスタのベースには基板電位VBBが与えら
れている。
第３図は、第１図の回路図に示された構成を具体化し
た平面図である。
た平面図である。
同図においては、パッド１の近傍のデッドスペースに
トランジスタT1とT2、パッド２の近傍のデッドスペース
にトランジスタT3とT4を形成している。この第３図のＩ
−Ｉ線に沿った素子断面図が第４図に示される。この第
４図から明らかなように、半導体基板あるいは半導体基
板の表面に形成されたウェルであるＰ型半導体層10の表
面に、N+拡散層３、４、５および６、７、８が一定の間
隔で形成されている。拡散層３および４、拡散層４およ
び５、拡散層６および７、拡散層７および８はそれぞれ
Ｐ型半導体層を介して対向しているため、第４図におい
て破線で示されるようにそれぞれバイポーラトランジス
タT1、T2、T3、T4をなすことになる。
トランジスタT1とT2、パッド２の近傍のデッドスペース
にトランジスタT3とT4を形成している。この第３図のＩ
−Ｉ線に沿った素子断面図が第４図に示される。この第
４図から明らかなように、半導体基板あるいは半導体基
板の表面に形成されたウェルであるＰ型半導体層10の表
面に、N+拡散層３、４、５および６、７、８が一定の間
隔で形成されている。拡散層３および４、拡散層４およ
び５、拡散層６および７、拡散層７および８はそれぞれ
Ｐ型半導体層を介して対向しているため、第４図におい
て破線で示されるようにそれぞれバイポーラトランジス
タT1、T2、T3、T4をなすことになる。
そして、拡散層４には配線WINが接続され、拡散層３
は配線WCCAによりVCCに、拡散層５は配線WSSAによりVSS
にそれぞれ接続され、また、拡散層６および８は配線W
CCBによりVCCに、拡散層７は配線WSSBによりVSSにそれ
ぞれ接続されている。
は配線WCCAによりVCCに、拡散層５は配線WSSAによりVSS
にそれぞれ接続され、また、拡散層６および８は配線W
CCBによりVCCに、拡散層７は配線WSSBによりVSSにそれ
ぞれ接続されている。
このような配線を行うことにより、に、配線WIN、WCC
A、WCCB、WSSA、WSSBで接続することにより、第１図の
回路と等価となっている。
A、WCCB、WSSA、WSSBで接続することにより、第１図の
回路と等価となっている。
このような構成では、パッド１とVCC間に静電気がか
かったときにはトランジスタT1がオンすることにより内
部回路が保護され、パッド１とVSS間に静電気がかかっ
たときにはトランジスタT2がオンすることにより内部回
路が保護されることになる。また、VCCとVSS間に静電気
がかかったときには内部回路やパッドとは接続がされて
いないトランジスタT3およびT4がオンすることにより内
部回路が保護されることになる。この場合の保護動作は
トランジスタT3およびT4のいずれかがオンすれば十分で
あるから、確実な保護動作が期待できる。
かったときにはトランジスタT1がオンすることにより内
部回路が保護され、パッド１とVSS間に静電気がかかっ
たときにはトランジスタT2がオンすることにより内部回
路が保護されることになる。また、VCCとVSS間に静電気
がかかったときには内部回路やパッドとは接続がされて
いないトランジスタT3およびT4がオンすることにより内
部回路が保護されることになる。この場合の保護動作は
トランジスタT3およびT4のいずれかがオンすれば十分で
あるから、確実な保護動作が期待できる。
第２図は、第１図の実施例の変形例であり、パッド２
側が内部回路に接続された様子を示している。すなわ
ち、パッド２は内部回路に接続されるとともに保護トラ
ンジスタT3およびT4の共通接続点に接続され、トランジ
スタT3の他端側はVCCに、トランジスタT4の他端側はVSS
にそれぞれ接続され、また、パッド１や内部回路とは接
続されないトランジスタT1およびT2の共通接続端はVSS
に、他端側はそれぞれVCCに接続されている。
側が内部回路に接続された様子を示している。すなわ
ち、パッド２は内部回路に接続されるとともに保護トラ
ンジスタT3およびT4の共通接続点に接続され、トランジ
スタT3の他端側はVCCに、トランジスタT4の他端側はVSS
にそれぞれ接続され、また、パッド１や内部回路とは接
続されないトランジスタT1およびT2の共通接続端はVSS
に、他端側はそれぞれVCCに接続されている。
このような接続における動作は第１図における場合と
全く同じである。
全く同じである。
以上の実施例では使用するパッドの保護を２つの電源
電位に対して保護するものとしたが、必ずしもその必要
はなく、いずれか一方とすることもできる。
電位に対して保護するものとしたが、必ずしもその必要
はなく、いずれか一方とすることもできる。
第５図および第６図はそのような実施例を示すもの
で、これらの実施例ではボンディング用パッド１および
２に対して、保護トランジスタはそれぞれT2およびT4の
１個ずつのみ設けられている。これは、半導体装置の特
性によってはある基準電位に対して保護を行えば十分で
あることが多いためであり、一般には接地電位であるV
SSに対して保護を行えば良い。
で、これらの実施例ではボンディング用パッド１および
２に対して、保護トランジスタはそれぞれT2およびT4の
１個ずつのみ設けられている。これは、半導体装置の特
性によってはある基準電位に対して保護を行えば十分で
あることが多いためであり、一般には接地電位であるV
SSに対して保護を行えば良い。
第５図においては内部回路に接続されたパッド１には
ベースに基板電位VBBが与えらえたトランジスタT2の一
端が接続され、他端はVSSに接続されている。一方、内
部回路に接続されないパッド２の近傍のトランジスタT4
はベースがVBBに、コレクタがVCCに、エミッタがVSSに
それぞれ接続されている。
ベースに基板電位VBBが与えらえたトランジスタT2の一
端が接続され、他端はVSSに接続されている。一方、内
部回路に接続されないパッド２の近傍のトランジスタT4
はベースがVBBに、コレクタがVCCに、エミッタがVSSに
それぞれ接続されている。
このような構成ではパッドとVSS間の保護はトランジ
スタT2により、VCCとVSS間の保護はトランジスタT4によ
り行われることになる。
スタT2により、VCCとVSS間の保護はトランジスタT4によ
り行われることになる。
また、第６図は第５図においてパッド２側を内部回路
に接続するようにし、保護トランジスタT4の他端側をV
CCに接続するようにして、パッドとVCC間の保護を重視
するようにした実施例であり、その動作は前述したとお
りであるので省略する。
に接続するようにし、保護トランジスタT4の他端側をV
CCに接続するようにして、パッドとVCC間の保護を重視
するようにした実施例であり、その動作は前述したとお
りであるので省略する。
以上の実施例においては、半導体層がＰ型であるNPN
型トランジスタを保護トランジスタとして用いる場合に
ついて述べたが、これに限ることなく、各領域の導電型
をすべて逆のものとしても良い。
型トランジスタを保護トランジスタとして用いる場合に
ついて述べたが、これに限ることなく、各領域の導電型
をすべて逆のものとしても良い。
また、第１図および第２図の実施例ではトランジスタ
T1およびT2と、トランジスタT3およびT4で拡散領域を共
用しているが、別個に形成することもできる。
T1およびT2と、トランジスタT3およびT4で拡散領域を共
用しているが、別個に形成することもできる。
以上述べたとおり、本発明によれば、ボンディングパ
ッド、VCC端、VSS端のうちいずれか２つのものの間に静
電気などの高電圧が加わっても、保護用のバイポーラト
ランジスタによってその電圧が内部回路に直接加わるの
が阻止される。しかも、本願発明においては使用しない
パッドに付随する保護回路を電源電圧端間の保護に用い
ているため、マスタスライス方式による配線を行っても
無駄な素子の発生がなく、かつ素子形成面積を増大させ
ることなく、必要十分な保護を図ることができる。
ッド、VCC端、VSS端のうちいずれか２つのものの間に静
電気などの高電圧が加わっても、保護用のバイポーラト
ランジスタによってその電圧が内部回路に直接加わるの
が阻止される。しかも、本願発明においては使用しない
パッドに付随する保護回路を電源電圧端間の保護に用い
ているため、マスタスライス方式による配線を行っても
無駄な素子の発生がなく、かつ素子形成面積を増大させ
ることなく、必要十分な保護を図ることができる。
第１図は本発明の一実施例の概念を示す回路図、第２図
は第１図の場合と配線を変えた実施例を示す回路図、第
３図は第１図に示した実施例の具体的な素子配置を示す
平面図、第４図は第３図における素子構造を示すＩ−Ｉ
線断面図、第５図および第６図は本発明の他の実施例を
示す回路図、第７図は従来用いられている保護回路を示
す回路図、第８図は従来用いられているマスタスライス
方式の保護回路の例を示す回路図である。 1,2,11,12,13……入出力パッド、３〜８……N+拡散層、
T1〜T11……バイポーラトランジスタ。
は第１図の場合と配線を変えた実施例を示す回路図、第
３図は第１図に示した実施例の具体的な素子配置を示す
平面図、第４図は第３図における素子構造を示すＩ−Ｉ
線断面図、第５図および第６図は本発明の他の実施例を
示す回路図、第７図は従来用いられている保護回路を示
す回路図、第８図は従来用いられているマスタスライス
方式の保護回路の例を示す回路図である。 1,2,11,12,13……入出力パッド、３〜８……N+拡散層、
T1〜T11……バイポーラトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−181152（ＪＰ，Ａ) 特開 昭63−310134（ＪＰ，Ａ) 特開 昭59−208771（ＪＰ，Ａ) 特開 昭63−276265（ＪＰ，Ａ) 特開 平２−240959（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04,21/822 H01L 21/82,27/118
Claims (6)
- 【請求項１】第１導電型の半導体層の表面にボンディン
グ用パッドを備えた半導体装置において、前記パッドの
近傍の前記半導体層に形成された第２導電型の第１の半
導体領域と、これと所定の間隔をおいて対向するように
形成された第２導電型の第２の半導体領域とを備え、前
記パッドを入力あるいは出力端子として使用する時に
は、前記パッドを前記第１の半導体領域に接続するとと
もに前記第２の半導体領域を第１の電源電位供給端に接
続し、前記パッドを入力あるいは出力端子として使用し
ない時には、前記第１の半導体領域を第２の電源供給端
に接続するとともに前記第２の半導体領域を前記第１の
電源供給端に接続したことを特徴とする半導体装置。 - 【請求項２】前記パッド近傍の前記半導体層に形成され
た第２導電型の第３の半導体領域と、これと所定の間隔
をおいて対向するように形成された第２の導電型の第４
の半導体領域をさらに備え、前記パッドを入力あるいは
出力端子として使用する時は、前記パッドを前記第３の
半導体領域に接続し、前記第４の半導体領域を第２の電
源電位供給端に接続し、前記パッドを入力あるいは出力
端子として使用しない時は、前記第３の半導体領域を第
２の電源供給端に接続し、前記第４の半導体領域を前記
第１の電源供給端に接続したことを特徴とする請求項１
記載の半導体装置。 - 【請求項３】前記第１の半導体領域と、前記第３の半導
体領域が共有されたものであることを特徴とする請求項
２記載の半導体装置。 - 【請求項４】前記各領域と前記パッド、各電源電位供給
端との接続が配線マスクのパターンにより選択されるも
のである請求項３記載の半導体装置。 - 【請求項５】前記第１および第２の半導体領域が前記パ
ッド間の未使用領域に形成されたものである請求項１記
載の半導体装置。 - 【請求項６】前記第３および第４の半導体領域が前記パ
ッド間の未使用領域に形成されたものである請求項２記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6380290A JP2878765B2 (ja) | 1990-03-14 | 1990-03-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6380290A JP2878765B2 (ja) | 1990-03-14 | 1990-03-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03265159A JPH03265159A (ja) | 1991-11-26 |
| JP2878765B2 true JP2878765B2 (ja) | 1999-04-05 |
Family
ID=13239869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6380290A Expired - Lifetime JP2878765B2 (ja) | 1990-03-14 | 1990-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2878765B2 (ja) |
-
1990
- 1990-03-14 JP JP6380290A patent/JP2878765B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03265159A (ja) | 1991-11-26 |
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Legal Events
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