JP3038896B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3038896B2 JP3038896B2 JP2306548A JP30654890A JP3038896B2 JP 3038896 B2 JP3038896 B2 JP 3038896B2 JP 2306548 A JP2306548 A JP 2306548A JP 30654890 A JP30654890 A JP 30654890A JP 3038896 B2 JP3038896 B2 JP 3038896B2
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- Japan
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- type diffusion
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- polysilicon layer
- diffusion layer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にゲートアレイの入力
保護回路の構造に関する。
保護回路の構造に関する。
従来のゲートアレイは第７図に示すように、半導体基
板20に内部セル領域22とその外側に入出力インターフェ
ースを形成する外部セル領域21とパッド１とを配置した
構成となっていた。そしてこのゲートアレイの入力保護
回路は、第10図の平面図及び第９図の等価回路図に示す
ように、パッド１の外部セル領域内に形成された、NMOS
トランジスタ領域とPMOSトランジスタ領域の間にポリシ
リコン配線20からなる抵抗15と、Ｐ型基板５とN+拡散層
30からなるダイオード11とにより構成され、パッド１と
内部セル領域バッファ13との間に接続されていた。
板20に内部セル領域22とその外側に入出力インターフェ
ースを形成する外部セル領域21とパッド１とを配置した
構成となっていた。そしてこのゲートアレイの入力保護
回路は、第10図の平面図及び第９図の等価回路図に示す
ように、パッド１の外部セル領域内に形成された、NMOS
トランジスタ領域とPMOSトランジスタ領域の間にポリシ
リコン配線20からなる抵抗15と、Ｐ型基板５とN+拡散層
30からなるダイオード11とにより構成され、パッド１と
内部セル領域バッファ13との間に接続されていた。
すなわち、外部セル領域内のポリシリコン配線20が抵
抗15を、そしてグランド電位に接続されているＰ型基板
５内のN+型拡散層30が、アノードを接地したダイオード
11を構成し、これ等を信号配線７により、パッド１と内
部セル領域バッファ13とを接続したものである。
抗15を、そしてグランド電位に接続されているＰ型基板
５内のN+型拡散層30が、アノードを接地したダイオード
11を構成し、これ等を信号配線７により、パッド１と内
部セル領域バッファ13とを接続したものである。
また第11図の平面図及び第８図の等価回路図に示すよ
うに、外部セル領域の入力保護回路領域内にグランド配
線（GND）に接続されたＰ型基板５とN+型拡散層30との
接合面が、アノードを接地したダイオード11を、そして
電源（VDD）に接続されたＮウェル６とP+型拡散層40の
接合面がカソードを電源に接続したダイオード12を構成
し、これ等を信号配線７により、パッド１と内部セル領
域バッファ13との間に接続して入力保護回路を構成する
ものもある。
うに、外部セル領域の入力保護回路領域内にグランド配
線（GND）に接続されたＰ型基板５とN+型拡散層30との
接合面が、アノードを接地したダイオード11を、そして
電源（VDD）に接続されたＮウェル６とP+型拡散層40の
接合面がカソードを電源に接続したダイオード12を構成
し、これ等を信号配線７により、パッド１と内部セル領
域バッファ13との間に接続して入力保護回路を構成する
ものもある。
このように従来のゲートアレイの入力保護回路は、外
部セル領域内の入力保護回路領域に構成される素子によ
り回路が固定されていた。
部セル領域内の入力保護回路領域に構成される素子によ
り回路が固定されていた。
上述した従来のゲートアレイの入力保護回路は、入力
保護回路領域に構成される素子により回路が固定されて
おり、第８図に示した入力保護回路を有する半導体装置
を実装した場合、電源が入ったままの装置から、ゲート
アレイを抜き挿しする活線挿抜を行うと、電源（VDD）
またはグランド線（GND）が浮いた状態で信号が入り、
信号線と入力保護用ダイオードとの間に大電流が流れ、
機能しなくなる。
保護回路領域に構成される素子により回路が固定されて
おり、第８図に示した入力保護回路を有する半導体装置
を実装した場合、電源が入ったままの装置から、ゲート
アレイを抜き挿しする活線挿抜を行うと、電源（VDD）
またはグランド線（GND）が浮いた状態で信号が入り、
信号線と入力保護用ダイオードとの間に大電流が流れ、
機能しなくなる。
また第９図に示した保護回路を有する半導体装置の場
合、活線挿抜には耐えるが、耐圧が低く、スピードが遅
い。
合、活線挿抜には耐えるが、耐圧が低く、スピードが遅
い。
このため、どちらの入力保護回路を選択するかにより
使用方法が限定されるという問題点がある。また、２つ
の入力保護回路を配線により選択形成できるようにする
ためには、入力保護回路領域の面積を広くしなければな
らないため、集積度が低下する。
使用方法が限定されるという問題点がある。また、２つ
の入力保護回路を配線により選択形成できるようにする
ためには、入力保護回路領域の面積を広くしなければな
らないため、集積度が低下する。
本発明の半導体装置は、Ｐ型基板の中央部に形成され
た内部セル領域と、この内部セル領域の周囲に形成さ
れ、Ｐ型基板とゲート電極用の第１のポリシリコン層と
この第１のポリシリコン層により整合して設けられた第
１及び第２のN+型拡散層とからなるNMOSトランジスタ領
域とＮウェルとゲート電極用の第２のポリシリコン層と
この第２のポリシリコン層により整合して設けられた第
１及び第２のP+型拡散層とからなるPMOSトランジスタ領
域とを有する外部セル領域と、この外部セル領域の周囲
に設けられたパッドとを備え、配線を形成することによ
り前記内部セル領域のバッファと前記パッド間に入力保
護回路を形成する半導体装置において、前記パッドと前
記PMOSトランジスタ領域の第２のポリシリコン層の一端
とこの第２のポリシリコン層の他端と前記NMOSトランジ
スタ領域の第１及び第２のN+型拡散領域とを接続する信
号配線とを形成したものである。
た内部セル領域と、この内部セル領域の周囲に形成さ
れ、Ｐ型基板とゲート電極用の第１のポリシリコン層と
この第１のポリシリコン層により整合して設けられた第
１及び第２のN+型拡散層とからなるNMOSトランジスタ領
域とＮウェルとゲート電極用の第２のポリシリコン層と
この第２のポリシリコン層により整合して設けられた第
１及び第２のP+型拡散層とからなるPMOSトランジスタ領
域とを有する外部セル領域と、この外部セル領域の周囲
に設けられたパッドとを備え、配線を形成することによ
り前記内部セル領域のバッファと前記パッド間に入力保
護回路を形成する半導体装置において、前記パッドと前
記PMOSトランジスタ領域の第２のポリシリコン層の一端
とこの第２のポリシリコン層の他端と前記NMOSトランジ
スタ領域の第１及び第２のN+型拡散領域とを接続する信
号配線とを形成したものである。
次に本発明について図面を参照して説明する。第１図
は本発明の実施例を説明するための外部セル領域内のバ
ッファ領域の平面図、第２図は本発明に関連する第１の
技術例を説明するためのバッファ領域の平面図であり、
第８図の入力保護回路を配線により構成した場合を示し
ている。
は本発明の実施例を説明するための外部セル領域内のバ
ッファ領域の平面図、第２図は本発明に関連する第１の
技術例を説明するためのバッファ領域の平面図であり、
第８図の入力保護回路を配線により構成した場合を示し
ている。
第１図においてＰ型基板５には、Ｐ型基板５とゲート
電極用の第１のポリシリコン層2Aとこの第１のポリシリ
コン層2Aにより整合して設けられた第１及び第２のN+型
拡散層3A,3BとからなるNMOSトランジスタ領域とＮウェ
ル６とゲート電極用の第２のポリシリコン層2Bとこの第
２のポリシリコン層2Bにより整合して設けられた第１及
び第２のP+型拡散層4A,4BとからなるPMOSトランジスタ
領域とを有する外部セル領域と、この外部セル領域の周
囲に設けられたパッド１が形成されている。
電極用の第１のポリシリコン層2Aとこの第１のポリシリ
コン層2Aにより整合して設けられた第１及び第２のN+型
拡散層3A,3BとからなるNMOSトランジスタ領域とＮウェ
ル６とゲート電極用の第２のポリシリコン層2Bとこの第
２のポリシリコン層2Bにより整合して設けられた第１及
び第２のP+型拡散層4A,4BとからなるPMOSトランジスタ
領域とを有する外部セル領域と、この外部セル領域の周
囲に設けられたパッド１が形成されている。
このＰ型基板５上に第２図に示すように、パッド１と
NMOSトランジスタ領域の第１のN+型拡散層3AとPMOSトラ
ンジスタ領域の第１のP+型拡散層4Aとをコンタクト８で
接続する信号配線７と、NMOSトランジスタ領域の第２の
N+型拡散領域3Bと第１のポリシリコン層2Aとをコンタク
ト８で接続するグランド配線９及び、PMOSトランジスタ
領域の第２のP+型拡散層4Bと第２のポリシリコン層2Bと
をコンタクト８で接続する電源配線10とを形成する。
NMOSトランジスタ領域の第１のN+型拡散層3AとPMOSトラ
ンジスタ領域の第１のP+型拡散層4Aとをコンタクト８で
接続する信号配線７と、NMOSトランジスタ領域の第２の
N+型拡散領域3Bと第１のポリシリコン層2Aとをコンタク
ト８で接続するグランド配線９及び、PMOSトランジスタ
領域の第２のP+型拡散層4Bと第２のポリシリコン層2Bと
をコンタクト８で接続する電源配線10とを形成する。
グランド（GND）配線に接続されたＰ型基板５と第２
のN+型拡散層3Bとの接合面がアノードを接地したダイオ
ード11を、電源（VDD）に接続されたＮウェル６とP+拡
散層4Bとの接合面がカソードを電源（VDD）に接続した
ダイオード12を構成し、パッド１と第１のN+型拡散層3A
と第１のP+型拡散層4Aと内部セル領域バッファ13との間
を信号配線７で接続することにより、第８図の入力保護
回路が構成される。
のN+型拡散層3Bとの接合面がアノードを接地したダイオ
ード11を、電源（VDD）に接続されたＮウェル６とP+拡
散層4Bとの接合面がカソードを電源（VDD）に接続した
ダイオード12を構成し、パッド１と第１のN+型拡散層3A
と第１のP+型拡散層4Aと内部セル領域バッファ13との間
を信号配線７で接続することにより、第８図の入力保護
回路が構成される。
第３図は本発明に関連する第２の技術例のバッファ領
域の平面図であり、第４図の入力保護回路を構成した場
合を示す。NMOSトランジスタ領域の第１のN+型拡散層3A
の一端とパッド１がコンタクト８を介して信号配線7Aに
より接続され、そのN+型拡散層3Aの他端と第２のN+型拡
散層3Bの一端が信号配線7Bにより接続され、第２のN+型
拡散層3Bの他端ともう１つの第１のN+拡散層3Aの一端が
信号配線7Cにより接続され、そのN+型拡散層3Aの他端と
内部セル領域バッファ13が配線7Dにより接続される。
域の平面図であり、第４図の入力保護回路を構成した場
合を示す。NMOSトランジスタ領域の第１のN+型拡散層3A
の一端とパッド１がコンタクト８を介して信号配線7Aに
より接続され、そのN+型拡散層3Aの他端と第２のN+型拡
散層3Bの一端が信号配線7Bにより接続され、第２のN+型
拡散層3Bの他端ともう１つの第１のN+拡散層3Aの一端が
信号配線7Cにより接続され、そのN+型拡散層3Aの他端と
内部セル領域バッファ13が配線7Dにより接続される。
NMOSトランジスタ領域の第１及び第２のN+拡散層3A,3
Bの一端から他端までの拡散層抵抗が抵抗15を、第１及
び第２のN+型拡散層3A,3Bに接地されたＰ型基板５との
接合面がアノードを接地したダイオード11Aを構成し、
パッド１と抵抗15の一端、抵抗15の他端と内部セル領域
バッファ13とアノードを接地したダイオード11Aを信号
配線により接続して第４図の入力保護回路を構成する。
Bの一端から他端までの拡散層抵抗が抵抗15を、第１及
び第２のN+型拡散層3A,3Bに接地されたＰ型基板５との
接合面がアノードを接地したダイオード11Aを構成し、
パッド１と抵抗15の一端、抵抗15の他端と内部セル領域
バッファ13とアノードを接地したダイオード11Aを信号
配線により接続して第４図の入力保護回路を構成する。
第５図は本発明に関連する第３の技術例のバッファ領
域の平面図であり、第８図の入力保護回路を構成した場
合を示す。電源に接続されたＮウェル６と第１及び第２
のP+型拡散層4A,4Bとでダイオード12を、そしてグラン
ド配線に接続されたＰ型基板５と第１及び第２のN+型拡
散層3A,3Bとでダイオード11を形成し、これらを信号配
線７によりパッド１と内部セル領域バッファ13間に接続
して入力保護回路を構成している。
域の平面図であり、第８図の入力保護回路を構成した場
合を示す。電源に接続されたＮウェル６と第１及び第２
のP+型拡散層4A,4Bとでダイオード12を、そしてグラン
ド配線に接続されたＰ型基板５と第１及び第２のN+型拡
散層3A,3Bとでダイオード11を形成し、これらを信号配
線７によりパッド１と内部セル領域バッファ13間に接続
して入力保護回路を構成している。
第６図は本発明の実施例のバッファ領域の平面図であ
る。PMOSトランジスタ領域の第２のポリシリコン層2Bの
配線抵抗により抵抗15を、接地したＰ型基板５と第１及
び第２のN+型拡散層3A,3Bとの接合面がアノードを接地
したダイオード11を構成し、第９図に示した入力保護回
路を構成する。
る。PMOSトランジスタ領域の第２のポリシリコン層2Bの
配線抵抗により抵抗15を、接地したＰ型基板５と第１及
び第２のN+型拡散層3A,3Bとの接合面がアノードを接地
したダイオード11を構成し、第９図に示した入力保護回
路を構成する。
以上説明したように本発明は、ゲートアレイの外部セ
ル領域におけるNMOSトランジスタ領域とPMOSトランジス
タ領域を有する同一下地のバッファ領域に、必要な配線
パターンを形成することにより、使用目的に合った入力
保護回路を構成できる効果を有する。
ル領域におけるNMOSトランジスタ領域とPMOSトランジス
タ領域を有する同一下地のバッファ領域に、必要な配線
パターンを形成することにより、使用目的に合った入力
保護回路を構成できる効果を有する。
第１図は本発明の実施例を説明するためのバッファ領域
の平面図、第２図は本発明に関連する第１の技術例のバ
ッファ領域の平面図、第３図及び第４図は本発明に関連
する第２の技術例のバッファ領域の平面図及び等価回路
図、第５図及び第６図は第３の従来例及び実施例のバッ
ファ領域の平面図、第７図はゲートアレイを説明するた
めの半導体チップの平面図、第８図及び第９図は実施例
を説明するための回路図、第10図及び第11図は従来の半
導体装置のバッファ領域の平面図である。 １……パッド、2A……第１のポリシリコン層、2B……第
２のポリシリコン層、3A……第１のN+型拡散層、3B……
第２のN+型拡散層、4A……第１のP+型拡散層、4B……第
２のP+型拡散層、５……Ｐ型基板、６……Ｎウェル、7,
7A〜7F……信号配線、８……コンタクト、９……グラン
ド配線、10……電源配線、11,11A……ダイオード、12…
…ダイオード、13……内部セル領域バッファ、15,15A…
…抵抗、20……半導体基板、21……外部セル領域、22…
…内部セル領域、30……N+型拡散層。
の平面図、第２図は本発明に関連する第１の技術例のバ
ッファ領域の平面図、第３図及び第４図は本発明に関連
する第２の技術例のバッファ領域の平面図及び等価回路
図、第５図及び第６図は第３の従来例及び実施例のバッ
ファ領域の平面図、第７図はゲートアレイを説明するた
めの半導体チップの平面図、第８図及び第９図は実施例
を説明するための回路図、第10図及び第11図は従来の半
導体装置のバッファ領域の平面図である。 １……パッド、2A……第１のポリシリコン層、2B……第
２のポリシリコン層、3A……第１のN+型拡散層、3B……
第２のN+型拡散層、4A……第１のP+型拡散層、4B……第
２のP+型拡散層、５……Ｐ型基板、６……Ｎウェル、7,
7A〜7F……信号配線、８……コンタクト、９……グラン
ド配線、10……電源配線、11,11A……ダイオード、12…
…ダイオード、13……内部セル領域バッファ、15,15A…
…抵抗、20……半導体基板、21……外部セル領域、22…
…内部セル領域、30……N+型拡散層。
Claims (1)
- 【請求項１】Ｐ型基板の中央部に形成された内部セル領
域と、この内部セル領域の周囲に形成され、Ｐ型基板と
ゲート電極用の第１のポリシリコン層とこの第１のポリ
シリコン層により整合して設けられた第１及び第２のN+
型拡散層とからなるNMOSトランジスタ領域とＮウェルと
ゲート電極用の第２のポリシリコン層とこの第２のポリ
シリコン層により整合して設けられた第１及び第２のP+
型拡散層とからなるPMOSトランジスタ領域とを有する外
部セル領域と、この外部セル領域の周囲に設けられたパ
ッドとを備え、配線を形成することにより前記内部セル
領域のバッファと前記パッド間に入力保護回路を形成す
る半導体装置において、前記パッドと前記PMOSトランジ
スタ領域の第２のポリシリコン層の一端とこの第２のポ
リシリコン層の他端と前記NMOSトランジスタ領域の第１
及び第２のN+型拡散領域とを接続する信号配線とを形成
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306548A JP3038896B2 (ja) | 1990-11-13 | 1990-11-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306548A JP3038896B2 (ja) | 1990-11-13 | 1990-11-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177861A JPH04177861A (ja) | 1992-06-25 |
| JP3038896B2 true JP3038896B2 (ja) | 2000-05-08 |
Family
ID=17958366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306548A Expired - Fee Related JP3038896B2 (ja) | 1990-11-13 | 1990-11-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038896B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021171408A1 (ja) * | 2020-02-26 | 2021-09-02 | 株式会社ソシオネクスト | 半導体集積回路装置 |
-
1990
- 1990-11-13 JP JP2306548A patent/JP3038896B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04177861A (ja) | 1992-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |