JP3435937B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に静電気等から半導体装置を保護する回路に関する。
特に静電気等から半導体装置を保護する回路に関する。
【０００２】
【従来の技術】半導体装置に装置外部から加えられる静
電気等の放電経路としてはラテラルバイポ−ラがしばし
ば使用される。例えば、特開平０５１２１６７０に開示
されるように、コレクタを入力パッドに、エッミタを接
地させたＮＰＮラテラルバイポーラに対し、正の高電圧
がパッドに加えられたときにはバイポーラ動作によって
接地側へ放電し、負の高電圧が加えられたときには、Ｎ
ＰＮラテラルバイポーラによる順方向ダイオードを介し
て同じく接地端子に放電される。この構成をさらに発展
させさせた構成が図６に示すレイアウトである。この例
では、特開平０５ー１２１６７０では、接地側にのみ放
電していた静電気を高電位電源側にも放電可能とし、さ
らに電源間にも同様のＮＰＮラテラルバイポーラが接続
されている。入力／出力／入出力パッド６０１に接続さ
れたＮ＋拡散領域６０６が、高電位Ｖｄｄが与えられる
電源パッド６０２に接続されたＮ＋拡散領域６０７と、
接地電位が与えられる接地電源パッド６０３に接続され
たＮ＋拡散領域６０５との間に配置されて、入力／出力
／入出力パッドと高電位電源および接地電源間で（Ｎ＋
拡散）−（ＰＷＥＬＬ）−（Ｎ＋拡散）によるＮＰＮラ
テラルバイポ−ラを形成している。さらに電源パッド６
０２に接続されたＮ＋拡散領域６０９と、接地電位が与
えられる接地電源パッド６０３に接続されたＮ＋拡散領
域６１０との間で、同じく電源間ラテラルバイポ−ラを
形成し、これらを介して入力／出力／入出力パッド６０
１から装置内部に印加される静電気を電源端子を介して
装置外部へ逃がす働きをさせていた。
電気等の放電経路としてはラテラルバイポ−ラがしばし
ば使用される。例えば、特開平０５１２１６７０に開示
されるように、コレクタを入力パッドに、エッミタを接
地させたＮＰＮラテラルバイポーラに対し、正の高電圧
がパッドに加えられたときにはバイポーラ動作によって
接地側へ放電し、負の高電圧が加えられたときには、Ｎ
ＰＮラテラルバイポーラによる順方向ダイオードを介し
て同じく接地端子に放電される。この構成をさらに発展
させさせた構成が図６に示すレイアウトである。この例
では、特開平０５ー１２１６７０では、接地側にのみ放
電していた静電気を高電位電源側にも放電可能とし、さ
らに電源間にも同様のＮＰＮラテラルバイポーラが接続
されている。入力／出力／入出力パッド６０１に接続さ
れたＮ＋拡散領域６０６が、高電位Ｖｄｄが与えられる
電源パッド６０２に接続されたＮ＋拡散領域６０７と、
接地電位が与えられる接地電源パッド６０３に接続され
たＮ＋拡散領域６０５との間に配置されて、入力／出力
／入出力パッドと高電位電源および接地電源間で（Ｎ＋
拡散）−（ＰＷＥＬＬ）−（Ｎ＋拡散）によるＮＰＮラ
テラルバイポ−ラを形成している。さらに電源パッド６
０２に接続されたＮ＋拡散領域６０９と、接地電位が与
えられる接地電源パッド６０３に接続されたＮ＋拡散領
域６１０との間で、同じく電源間ラテラルバイポ−ラを
形成し、これらを介して入力／出力／入出力パッド６０
１から装置内部に印加される静電気を電源端子を介して
装置外部へ逃がす働きをさせていた。
【０００３】
【発明が解決しようとする課題】しかしこのような構成
においては、保護回路を構成する面積が非常に大きくな
ってしまい、チップサイズの増大を招くこととなる。ま
た、電源配線のレイアウトも複雑となり、回路構成に支
障を招く結果となる。
においては、保護回路を構成する面積が非常に大きくな
ってしまい、チップサイズの増大を招くこととなる。ま
た、電源配線のレイアウトも複雑となり、回路構成に支
障を招く結果となる。
【０００４】
【課題を解決するための手段】本発明による半導体装置
は、第１導電型半導体基板上に形成され、複数の第１お
よび第２導電型トランジスタと保護回路からなる入力／
出力／入出力回路が複数個配列される半導体装置に於い
て、前記保護回路は、入力／出力／入出力パッドと直接
あるいは抵抗、容量等を介して接続される第２導電型の
第１の拡散領域と、高電位が供給される第２導電型の第
２の拡散領域と、接地電位が供給される第２導電型の第
３および第４の拡散領域を有し、前記第２導電型の第１
の拡散領域と前記第２導電型の第２の拡散領域は素子分
離領域により電気的に分離されて隣接し、前記第２導電
型の第１の拡散領域と前記第２導電型の第３の拡散領域
は素子分離領域により電気的に分離されて隣接し、前記
第２導電型の第２の拡散領域と前記第２導電型の第４の
拡散領域は素子分離領域により電気的に分離されて隣接
し、前記第２導電型の第２の拡散領域と前記第２導電型
の第３の拡散領域の間には、前記第２導電型の第１の拡
散領域が配置され、前記第２導電型の第１の拡散領域と
前記第２導電型の第４の拡散領域の間には、前記第２導
電型の第２の拡散領域が配置されていることを特徴とす
る。これに加えて、第２導電型の第１と第２の拡散領域
に加え、第１導電型の半導体基板あるいはＷＥＬＬ領域
で形成されるラテラルバイポ−ラのエミッタ・コレクタ
間電流の方向は、入力／出力／入出力回路の配列方向と
同じであることを特徴とする。
は、第１導電型半導体基板上に形成され、複数の第１お
よび第２導電型トランジスタと保護回路からなる入力／
出力／入出力回路が複数個配列される半導体装置に於い
て、前記保護回路は、入力／出力／入出力パッドと直接
あるいは抵抗、容量等を介して接続される第２導電型の
第１の拡散領域と、高電位が供給される第２導電型の第
２の拡散領域と、接地電位が供給される第２導電型の第
３および第４の拡散領域を有し、前記第２導電型の第１
の拡散領域と前記第２導電型の第２の拡散領域は素子分
離領域により電気的に分離されて隣接し、前記第２導電
型の第１の拡散領域と前記第２導電型の第３の拡散領域
は素子分離領域により電気的に分離されて隣接し、前記
第２導電型の第２の拡散領域と前記第２導電型の第４の
拡散領域は素子分離領域により電気的に分離されて隣接
し、前記第２導電型の第２の拡散領域と前記第２導電型
の第３の拡散領域の間には、前記第２導電型の第１の拡
散領域が配置され、前記第２導電型の第１の拡散領域と
前記第２導電型の第４の拡散領域の間には、前記第２導
電型の第２の拡散領域が配置されていることを特徴とす
る。これに加えて、第２導電型の第１と第２の拡散領域
に加え、第１導電型の半導体基板あるいはＷＥＬＬ領域
で形成されるラテラルバイポ−ラのエミッタ・コレクタ
間電流の方向は、入力／出力／入出力回路の配列方向と
同じであることを特徴とする。
【０００５】また、第１導電型半導体基板上に形成さ
れ、複数の第１および第２導電型トランジスタと保護回
路からなる入力／出力／入出力回路が複数個配列される
半導体装置に於いて、前記保護回路は、入力／出力／入
出力パッドと直接あるいは抵抗、容量等を介して接続さ
れる第２導電型の第１の拡散領域と、高電位が供給され
る第２導電型の第２の拡散領域と、接地電位が供給され
る第２導電型の第３および第４の拡散領域を有し、前記
第２導電型の第１の拡散領域と前記第２導電型の第２の
拡散領域は素子分離領域により電気的に分離されて隣接
し、前記第２導電型の第１の拡散領域と前記第２導電型
の第３の拡散領域は素子分離領域により電気的に分離さ
れて隣接し、前記第２導電型の第２の拡散領域と前記第
２導電型の第４の拡散領域との間には、素子分離領域に
より前記第２導電型の第２の拡散領域と前記第２導電型
の第４の拡散領域と電気的に分離され、かつ接地電位が
供給される、第１導電型の第５の拡散領域が隣接して配
置され、前記第２導電型の第２の拡散領域と前記第２導
電型の第３の拡散領域の間には、前記第２導電型の第１
の拡散領域が配置されていることを特徴とする。
れ、複数の第１および第２導電型トランジスタと保護回
路からなる入力／出力／入出力回路が複数個配列される
半導体装置に於いて、前記保護回路は、入力／出力／入
出力パッドと直接あるいは抵抗、容量等を介して接続さ
れる第２導電型の第１の拡散領域と、高電位が供給され
る第２導電型の第２の拡散領域と、接地電位が供給され
る第２導電型の第３および第４の拡散領域を有し、前記
第２導電型の第１の拡散領域と前記第２導電型の第２の
拡散領域は素子分離領域により電気的に分離されて隣接
し、前記第２導電型の第１の拡散領域と前記第２導電型
の第３の拡散領域は素子分離領域により電気的に分離さ
れて隣接し、前記第２導電型の第２の拡散領域と前記第
２導電型の第４の拡散領域との間には、素子分離領域に
より前記第２導電型の第２の拡散領域と前記第２導電型
の第４の拡散領域と電気的に分離され、かつ接地電位が
供給される、第１導電型の第５の拡散領域が隣接して配
置され、前記第２導電型の第２の拡散領域と前記第２導
電型の第３の拡散領域の間には、前記第２導電型の第１
の拡散領域が配置されていることを特徴とする。
【０００６】さらに、第１導電型半導体基板上に形成さ
れ、複数の第１および第２導電型トランジスタと保護回
路からなる入力／出力／入出力回路が複数個配列される
半導体装置に於いて、前記保護回路は、入力／出力／入
出力パッドと直接あるいは抵抗、容量等を介して接続さ
れる第２導電型の第１の拡散領域と、高電位が供給され
る第２導電型の第２の拡散領域と、接地電位が供給され
る第２導電型の第３の拡散領域を有し、前記第２導電型
の第１の拡散領域と前記第２導電型の第２の拡散領域は
素子分離領域により電気的に分離されて隣接し、前記第
２導電型の第１の拡散領域と前記第２導電型の第３の拡
散領域は素子分離領域により電気的に分離されて隣接
し、前記第２導電型の第２の拡散領域と前記第２導電型
の第３の拡散領域の間には、前記第２導電型の第１の拡
散領域が配置され、前記第２導電型の第１、第２、第３
の拡散領域を繰り返し単位として配列されてなり、隣接
する入力／出力／入出力回路内の前記第２導電型の第３
の拡散領域と前記第２導電型の第２の拡散領域は、素子
分離領域により電気的に分離されて隣接していることを
特徴とする。
れ、複数の第１および第２導電型トランジスタと保護回
路からなる入力／出力／入出力回路が複数個配列される
半導体装置に於いて、前記保護回路は、入力／出力／入
出力パッドと直接あるいは抵抗、容量等を介して接続さ
れる第２導電型の第１の拡散領域と、高電位が供給され
る第２導電型の第２の拡散領域と、接地電位が供給され
る第２導電型の第３の拡散領域を有し、前記第２導電型
の第１の拡散領域と前記第２導電型の第２の拡散領域は
素子分離領域により電気的に分離されて隣接し、前記第
２導電型の第１の拡散領域と前記第２導電型の第３の拡
散領域は素子分離領域により電気的に分離されて隣接
し、前記第２導電型の第２の拡散領域と前記第２導電型
の第３の拡散領域の間には、前記第２導電型の第１の拡
散領域が配置され、前記第２導電型の第１、第２、第３
の拡散領域を繰り返し単位として配列されてなり、隣接
する入力／出力／入出力回路内の前記第２導電型の第３
の拡散領域と前記第２導電型の第２の拡散領域は、素子
分離領域により電気的に分離されて隣接していることを
特徴とする。
【０００７】そして、第１導電型半導体基板上に形成さ
れ、複数の第１および第２導電型トランジスタと保護回
路からなる入力／出力／入出力回路が複数個配列される
半導体装置に於いて、前記保護回路は、入力／出力／入
出力パッドと直接あるいは抵抗、容量等を介して接続さ
れる第２導電型の第１の拡散領域と、高電位が供給され
る第２導電型の第２の拡散領域と、接地電位が供給され
る第２導電型の第３の拡散領域と第１導電型の第４の拡
散領域を有し、前記第２導電型の第１の拡散領域と前記
第２導電型の第２の拡散領域は素子分離領域により電気
的に分離されて隣接し、前記第２導電型の第１の拡散領
域と前記第２導電型の第３の拡散領域は素子分離領域に
より電気的に分離されて隣接し、前記第２導電型の第２
の拡散領域と前記第１導電型の第４の拡散領域は素子分
離領域により電気的に分離されて隣接し、前記第２導電
型の第２の拡散領域と前記第２導電型の第３の拡散領域
の間には、前記第２導電型の第１の拡散領域が配置さ
れ、前記第２導電型の第１の拡散領域と前記第１導電型
の第４の拡散領域の間には、前記第２導電型の第２の拡
散領域が配置され、前記第２導電型の第１、第２、第３
拡散領域および前記第１導電型の第４の拡散領域を繰り
返し単位として配列され、隣接する入力／出力／入出力
回路内の前記第２導電型の第３の拡散領域と前記第１導
電型の第４の拡散領域は、素子分離領域により電気的に
分離されて隣接していることを特徴とする。
れ、複数の第１および第２導電型トランジスタと保護回
路からなる入力／出力／入出力回路が複数個配列される
半導体装置に於いて、前記保護回路は、入力／出力／入
出力パッドと直接あるいは抵抗、容量等を介して接続さ
れる第２導電型の第１の拡散領域と、高電位が供給され
る第２導電型の第２の拡散領域と、接地電位が供給され
る第２導電型の第３の拡散領域と第１導電型の第４の拡
散領域を有し、前記第２導電型の第１の拡散領域と前記
第２導電型の第２の拡散領域は素子分離領域により電気
的に分離されて隣接し、前記第２導電型の第１の拡散領
域と前記第２導電型の第３の拡散領域は素子分離領域に
より電気的に分離されて隣接し、前記第２導電型の第２
の拡散領域と前記第１導電型の第４の拡散領域は素子分
離領域により電気的に分離されて隣接し、前記第２導電
型の第２の拡散領域と前記第２導電型の第３の拡散領域
の間には、前記第２導電型の第１の拡散領域が配置さ
れ、前記第２導電型の第１の拡散領域と前記第１導電型
の第４の拡散領域の間には、前記第２導電型の第２の拡
散領域が配置され、前記第２導電型の第１、第２、第３
拡散領域および前記第１導電型の第４の拡散領域を繰り
返し単位として配列され、隣接する入力／出力／入出力
回路内の前記第２導電型の第３の拡散領域と前記第１導
電型の第４の拡散領域は、素子分離領域により電気的に
分離されて隣接していることを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明による実施例を図
１、図２、図３、図４および図５を用いて説明する。図
１は、本発明による半導体装置の入力・出力回路セルの
図である。１０１は出力回路セルであり、装置内部で処
理された信号が、出力ドライバ−部１０５を介して、装
置外部からの静電気等から半導体装置を保護するため、
ダイオ−ド、容量、抵抗、ラテラルバイポ−ラ等により
構成される保護回路部１０４を経由し、出力パッド１０
３へ出力されている。１０２は入力回路セルであり、入
力パッド１０６から入力された信号が、保護回路部１０
７を経由し、入力バッファ−回路部１０８を介して内部
回路部へ伝達されている構成となる。
１、図２、図３、図４および図５を用いて説明する。図
１は、本発明による半導体装置の入力・出力回路セルの
図である。１０１は出力回路セルであり、装置内部で処
理された信号が、出力ドライバ−部１０５を介して、装
置外部からの静電気等から半導体装置を保護するため、
ダイオ−ド、容量、抵抗、ラテラルバイポ−ラ等により
構成される保護回路部１０４を経由し、出力パッド１０
３へ出力されている。１０２は入力回路セルであり、入
力パッド１０６から入力された信号が、保護回路部１０
７を経由し、入力バッファ−回路部１０８を介して内部
回路部へ伝達されている構成となる。
【０００９】図２は本発明による半導体装置の静電気保
護回路構成の１例である。図２（ｂ）に示すように、Ｐ
型のウエル領域２０９上に矩形状にレイアウトされたＮ
＋拡散領域２０６は、入力・出力・入出力パッド２０１
から、金属配線層により直接、あるいは拡散、ポリシリ
コン等による抵抗を介して接続されている。Ｎ＋拡散領
域２０６に隣接して、フィ−ルド酸化膜により電気的に
分離されてＮ＋拡散領域２０５、２０６が同じくＰ型ウ
エル領域２０９上に配置されている。Ｎ＋拡散領域２０
５には接地電位が与えられ、Ｎ＋拡散領域２０７には高
電位が供給され、Ｎ＋拡散領域２０６とＰ型ウエル領域
２０９およびＮ＋拡散領域２０５によって、入力・出力
・入出力端子、接地電源をそれぞれコレクタ、エッミタ
とするＮＰＮラテラルバイポ−ラが形成され、Ｎ＋拡散
領域２０６とＰ型ウエル領域２０９およびＮ＋拡散領域
２０７によって、高電位電源、入力・出力・入出力端子
をそれぞれコレクタ、エッミタＮＰＮラテラルバイポ−
ラが形成されている。
護回路構成の１例である。図２（ｂ）に示すように、Ｐ
型のウエル領域２０９上に矩形状にレイアウトされたＮ
＋拡散領域２０６は、入力・出力・入出力パッド２０１
から、金属配線層により直接、あるいは拡散、ポリシリ
コン等による抵抗を介して接続されている。Ｎ＋拡散領
域２０６に隣接して、フィ−ルド酸化膜により電気的に
分離されてＮ＋拡散領域２０５、２０６が同じくＰ型ウ
エル領域２０９上に配置されている。Ｎ＋拡散領域２０
５には接地電位が与えられ、Ｎ＋拡散領域２０７には高
電位が供給され、Ｎ＋拡散領域２０６とＰ型ウエル領域
２０９およびＮ＋拡散領域２０５によって、入力・出力
・入出力端子、接地電源をそれぞれコレクタ、エッミタ
とするＮＰＮラテラルバイポ−ラが形成され、Ｎ＋拡散
領域２０６とＰ型ウエル領域２０９およびＮ＋拡散領域
２０７によって、高電位電源、入力・出力・入出力端子
をそれぞれコレクタ、エッミタＮＰＮラテラルバイポ−
ラが形成されている。
【００１０】さらに、Ｎ＋拡散領域２０７とはフィ−ル
ド酸化膜により電気的に分離され、接地電位が供給され
るＮ＋拡散領域２０８がＮ＋拡散領域２０７に隣接して
配置され、Ｎ＋拡散領域２０７、Ｐ型ウエル領域とＮ＋
拡散領域２０８によって高電位電源、接地電源をそれぞ
れコレクタ、エミッタとするＮＰＮラテラルバイポ−ラ
をＮ＋拡散領域２０７を共用して構成している。これに
よって、従来に比べ少ない面積で、端子−接地電源、端
子−高電位電源、高電位電源−接地電源とあらゆる静電
気の印加形態に対応して放電を可能とする保護回路を得
られる。
ド酸化膜により電気的に分離され、接地電位が供給され
るＮ＋拡散領域２０８がＮ＋拡散領域２０７に隣接して
配置され、Ｎ＋拡散領域２０７、Ｐ型ウエル領域とＮ＋
拡散領域２０８によって高電位電源、接地電源をそれぞ
れコレクタ、エミッタとするＮＰＮラテラルバイポ−ラ
をＮ＋拡散領域２０７を共用して構成している。これに
よって、従来に比べ少ない面積で、端子−接地電源、端
子−高電位電源、高電位電源−接地電源とあらゆる静電
気の印加形態に対応して放電を可能とする保護回路を得
られる。
【００１１】この保護回路を繰り返し配置した構成が図
４である。入力・出力・入出力端子に接続されたＮ＋拡
散抵抗４０７、接地電源に接続されたＮ＋拡散抵抗４０
６、高電位電源に接続されたＮ＋拡散抵抗４０８を繰り
返し単位として、入力・出力・入出力端子、接地電源を
それぞれコレクタ、エッミタとするラテラルバイポ−
ラ、高電位電源、入力・出力・入出力端子をそれぞれコ
レクタ、エッミタとするラテラルバイポ−ラ、高電位電
源、接地電源をそれぞれコレクタ、エミッタとするラテ
ラルバイポ−ラが繰り返し構成される。このような構成
とすることによって繰り返し配列される入力・出力・入
出力回路部での構成を簡略化し、面積的な無駄を省くこ
とが可能となる。
４である。入力・出力・入出力端子に接続されたＮ＋拡
散抵抗４０７、接地電源に接続されたＮ＋拡散抵抗４０
６、高電位電源に接続されたＮ＋拡散抵抗４０８を繰り
返し単位として、入力・出力・入出力端子、接地電源を
それぞれコレクタ、エッミタとするラテラルバイポ−
ラ、高電位電源、入力・出力・入出力端子をそれぞれコ
レクタ、エッミタとするラテラルバイポ−ラ、高電位電
源、接地電源をそれぞれコレクタ、エミッタとするラテ
ラルバイポ−ラが繰り返し構成される。このような構成
とすることによって繰り返し配列される入力・出力・入
出力回路部での構成を簡略化し、面積的な無駄を省くこ
とが可能となる。
【００１２】図３は本発明による半導体装置の静電気保
護回路構成の他の例である。図３（ｂ）に示すように、
Ｐ型のウエル領域３０９上に矩形状にレイアウトされた
Ｎ＋拡散領域３０６は、入力・出力・入出力パッド３０
１から、金属配線層により直接、あるいは拡散、ポリシ
リコン等による抵抗を介して接続されている。Ｎ＋拡散
領域３０６に隣接して、フィ−ルド酸化膜により電気的
に分離されてＮ＋拡散領域３０５、３０６が同じくＰ型
ウエル領域３０９上に配置されている。Ｎ＋拡散領域３
０５には接地電位が与えられ、Ｎ＋拡散領域３０７には
高電位が供給され、Ｎ＋拡散領域３０６とＰ型ウエル領
域３０９およびＮ＋拡散領域３０５によって、入力・出
力・入出力端子、接地電源をそれぞれコレクタ、エッミ
タとするＮＰＮラテラルバイポ−ラが形成され、Ｎ＋拡
散領域３０６とＰ型ウエル領域３０９およびＮ＋拡散領
域３０７によって、高電位電源、入力・出力・入出力端
子をそれぞれコレクタ、エッミタＮＰＮラテラルバイポ
−ラが形成されている。
護回路構成の他の例である。図３（ｂ）に示すように、
Ｐ型のウエル領域３０９上に矩形状にレイアウトされた
Ｎ＋拡散領域３０６は、入力・出力・入出力パッド３０
１から、金属配線層により直接、あるいは拡散、ポリシ
リコン等による抵抗を介して接続されている。Ｎ＋拡散
領域３０６に隣接して、フィ−ルド酸化膜により電気的
に分離されてＮ＋拡散領域３０５、３０６が同じくＰ型
ウエル領域３０９上に配置されている。Ｎ＋拡散領域３
０５には接地電位が与えられ、Ｎ＋拡散領域３０７には
高電位が供給され、Ｎ＋拡散領域３０６とＰ型ウエル領
域３０９およびＮ＋拡散領域３０５によって、入力・出
力・入出力端子、接地電源をそれぞれコレクタ、エッミ
タとするＮＰＮラテラルバイポ−ラが形成され、Ｎ＋拡
散領域３０６とＰ型ウエル領域３０９およびＮ＋拡散領
域３０７によって、高電位電源、入力・出力・入出力端
子をそれぞれコレクタ、エッミタＮＰＮラテラルバイポ
−ラが形成されている。
【００１３】さらに、Ｎ＋拡散領域３０７とはフィ−ル
ド酸化膜により電気的に分離され、Ｐ型ウエル領域３０
９に接地電位を供給するＰ＋拡散領域３０４がＮ＋拡散
領域３０７に隣接して配置され、さらにフィ−ルド酸化
膜により電気的に分離された、Ｎ＋拡散領域３０８がＰ
＋拡散領域３０４に隣接して配置されている。このとき
Ｎ＋拡散領域３０７、Ｐ型ウエル領域３０９とＮ＋拡散
領域３０８によって高電位電源、接地電源をそれぞれコ
レクタ、エミッタとし、Ｐ＋拡散領域３０４をベ−スと
するＮＰＮラテラルバイポ−ラが構成される。このよう
な構成をとることによって、図２で挙げた構成と比較し
て、ラテラルバイポ−ラのベ−スとなるＰ＋拡散領域３
０４が、Ｎ＋拡散領域３０５、３０６、３０７に対して
均一に配置されるため、静電気を放電する際に電流が集
中せず、均一な電流による放電を行うことが可能とな
り、静電気耐圧の向上をはかることができる。
ド酸化膜により電気的に分離され、Ｐ型ウエル領域３０
９に接地電位を供給するＰ＋拡散領域３０４がＮ＋拡散
領域３０７に隣接して配置され、さらにフィ−ルド酸化
膜により電気的に分離された、Ｎ＋拡散領域３０８がＰ
＋拡散領域３０４に隣接して配置されている。このとき
Ｎ＋拡散領域３０７、Ｐ型ウエル領域３０９とＮ＋拡散
領域３０８によって高電位電源、接地電源をそれぞれコ
レクタ、エミッタとし、Ｐ＋拡散領域３０４をベ−スと
するＮＰＮラテラルバイポ−ラが構成される。このよう
な構成をとることによって、図２で挙げた構成と比較し
て、ラテラルバイポ−ラのベ−スとなるＰ＋拡散領域３
０４が、Ｎ＋拡散領域３０５、３０６、３０７に対して
均一に配置されるため、静電気を放電する際に電流が集
中せず、均一な電流による放電を行うことが可能とな
り、静電気耐圧の向上をはかることができる。
【００１４】また、この保護回路を繰り返し配置した構
成が図５である。入力・出力・入出力端子に接続された
Ｎ＋拡散領域５０７、接地電源に接続されたＮ＋拡散領
域５０６、Ｐ＋拡散領域５１２、高電位電源に接続され
たＮ＋拡散領域５０８を繰り返し単位として、入力・出
力・入出力端子、接地電源をそれぞれコレクタ、エッミ
タとするラテラルバイポ−ラ、高電位電源、入力・出力
・入出力端子をそれぞれコレクタ、エッミタとするラテ
ラルバイポ−ラ、高電位電源、接地電源をそれぞれコレ
クタ、エミッタとするラテラルバイポ−ラが繰り返し構
成される。このような構成とすることによって繰り返し
配列される入力・出力・入出力回路部での構成を簡略化
し、静電気耐圧の向上に加え、さらに面積的な無駄を省
くことが可能となる。
成が図５である。入力・出力・入出力端子に接続された
Ｎ＋拡散領域５０７、接地電源に接続されたＮ＋拡散領
域５０６、Ｐ＋拡散領域５１２、高電位電源に接続され
たＮ＋拡散領域５０８を繰り返し単位として、入力・出
力・入出力端子、接地電源をそれぞれコレクタ、エッミ
タとするラテラルバイポ−ラ、高電位電源、入力・出力
・入出力端子をそれぞれコレクタ、エッミタとするラテ
ラルバイポ−ラ、高電位電源、接地電源をそれぞれコレ
クタ、エミッタとするラテラルバイポ−ラが繰り返し構
成される。このような構成とすることによって繰り返し
配列される入力・出力・入出力回路部での構成を簡略化
し、静電気耐圧の向上に加え、さらに面積的な無駄を省
くことが可能となる。
【００１５】なお、ここで説明した実施例ではＰ型の半
導体基板を使用し、ラテラルバイポーラを構成する拡散
領域として、Ｎ＋拡散を用いたが、Ｎ型半導体基板を使
用し、あるいはＰ＋拡散を用いてＰＮＰラテラルバイポ
−ラを構成しても同様の効果を得られる。
導体基板を使用し、ラテラルバイポーラを構成する拡散
領域として、Ｎ＋拡散を用いたが、Ｎ型半導体基板を使
用し、あるいはＰ＋拡散を用いてＰＮＰラテラルバイポ
−ラを構成しても同様の効果を得られる。
【００１６】
【発明の効果】以上に示したように、本発明による保護
回路の構成によれば、従来と同等の静電気耐圧を維持し
つつ、遥かに少ない面積で同等の能力を持つ保護回路を
構成することができる。また、図３で示したように、Ｎ
＋拡散領域間に接地電位に接続されたＰ＋拡散領域を配
置することによって、均一な放電経路を構成し、静電気
耐圧のさらなる向上をはかることが可能となる。
回路の構成によれば、従来と同等の静電気耐圧を維持し
つつ、遥かに少ない面積で同等の能力を持つ保護回路を
構成することができる。また、図３で示したように、Ｎ
＋拡散領域間に接地電位に接続されたＰ＋拡散領域を配
置することによって、均一な放電経路を構成し、静電気
耐圧のさらなる向上をはかることが可能となる。
【図１】 本発明による保護回路を有する半導体装置の
出力回路セル、入力回路セルの図である。
出力回路セル、入力回路セルの図である。
【図２】 本発明による保護回路を有する半導体装置の
１つめの実施例のラテラルバイポ−ラのレイアウトの図
とその断面図である。
１つめの実施例のラテラルバイポ−ラのレイアウトの図
とその断面図である。
【図３】 本発明による保護回路を有する半導体装置の
２つめの実施例のラテラルバイポ−ラのレイアウトの図
とその断面図である。
２つめの実施例のラテラルバイポ−ラのレイアウトの図
とその断面図である。
【図４】 本発明による保護回路を有する半導体装置の
１つめの実施例の繰り返し配置のレイアウト図である。
１つめの実施例の繰り返し配置のレイアウト図である。
【図５】 本発明による保護回路を有する半導体装置の
２つめの実施例の繰り返し配置のレイアウト図である。
２つめの実施例の繰り返し配置のレイアウト図である。
【図６】 従来の保護回路のラテラルバイポ−ラのレイ
アウトの図である。
アウトの図である。
１０１：出力回路セル
１０２：入力回路セル
１０３：出力パッド
１０４：出力回路における保護回路
１０５：出力バッファ回路部
１０６：入力パッド
１０７：入力回路における保護回路
１０８：入力バッファ回路部
２０１：入力／出力／入出力パッド
２０２：高電位電源パッド
２０３：接地電源パッド
２０４：ウエルに電位を与えるＰ＋拡散領域
２０５〜２０８：Ｎ＋拡散領域
２０９：Ｐ型ウエル領域
２１０：Ｐ基板
３０１：入力／出力／入出力パッド
３０２：高電位電源パッド
３０３：接地電源パッド
３０４：ウエルに電位を与えるＰ＋拡散領域
３０５〜３０８：Ｎ＋拡散領域
３０９：Ｐ型ウエル領域
３１０：Ｐ基板
４０１：入力／出力／入出力パッド
４０２：高電位電源パッド
４０３：接地電源パッド
４０４：隣接する入力／出力／入出力パッド
４０５、４１１：ウエルに電位を与えるＰ＋拡散領域
４０６〜４１０：Ｎ＋拡散領域
５０１：入力／出力／入出力パッド
５０２：高電位電源パッド
５０３：接地電源パッド
５０４：隣接する入力／出力／入出力パッド
５０５、５１１：ウエルに電位を与えるＰ＋拡散領域
５０６〜５１０：Ｎ＋拡散領域
６０１：入力／出力／入出力パッド
６０２：高電位電源パッド
６０３：接地電源パッド
６０４、６０８、６１１：ウエルに電位を与えるＰ＋拡
散領域 ６０５〜６０７、６０９、６１０：Ｎ＋拡散領域
散領域 ６０５〜６０７、６０９、６１０：Ｎ＋拡散領域
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−91264（ＪＰ，Ａ)
特開 昭63−172454（ＪＰ，Ａ)
特開 平７−122715（ＪＰ，Ａ)
特開 平２−240959（ＪＰ，Ａ)
特開 平６−120412（ＪＰ，Ａ)
特開 平５−121670（ＪＰ，Ａ)
特開 平７−254709（ＪＰ，Ａ)
特開 平４−335570（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/06
Claims (6)
- 【請求項１】第１導電型半導体基板上に形成され、複数
の第１および第２導電型トランジスタと保護回路からな
る入力／出力／入出力回路が複数個配列される半導体装
置に於いて、前記保護回路は、入力／出力／入出力パッ
ドと直接あるいは抵抗、容量等を介して接続される第２
導電型の第１の拡散領域と、高電位が供給される第２導
電型の第２の拡散領域と、接地電位が供給される第２導
電型の第３および第４の拡散領域を有し、前記第２導電
型の第１の拡散領域と前記第２導電型の第２の拡散領域
は素子分離領域により電気的に分離されて隣接し、前記
第２導電型の第１の拡散領域と前記第２導電型の第３の
拡散領域は素子分離領域により電気的に分離されて隣接
し、前記第２導電型の第２の拡散領域と前記第２導電型
の第４の拡散領域は素子分離領域により電気的に分離さ
れて隣接し、前記第２導電型の第２の拡散領域と前記第
２導電型の第３の拡散領域の間には、前記第２導電型の
第１の拡散領域が配置され、前記第２導電型の第１の拡
散領域と前記第２導電型の第４の拡散領域の間には、前
記第２導電型の第２の拡散領域が配置されていることを
特徴とする半導体装置。 - 【請求項２】第１導電型半導体基板上に形成され、複数
の第１および第２導電型トランジスタと保護回路からな
る入力／出力／入出力回路が複数個配列される半導体装
置に於いて、前記保護回路は、入力／出力／入出力パッ
ドと直接あるいは抵抗、容量等を介して接続される第２
導電型の第１の拡散領域と、高電位が供給される第２導
電型の第２の拡散領域と、接地電位が供給される第２導
電型の第３および第４の拡散領域を有し、前記第２導電
型の第１の拡散領域と前記第２導電型の第２の拡散領域
は素子分離領域により電気的に分離されて隣接し、前記
第２導電型の第１の拡散領域と前記第２導電型の第３の
拡散領域は素子分離領域により電気的に分離されて隣接
し、前記第２導電型の第２の拡散領域と前記第２導電型
の第４の拡散領域との間には、素子分離領域により前記
第２導電型の第２の拡散領域と前記第２導電型の第４の
拡散領域と電気的に分離され、かつ接地電位が供給され
る、第１導電型の第５の拡散領域が隣接して配置され、
前記第２導電型の第２の拡散領域と前記第２導電型の第
３の拡散領域の間には、前記第２導電型の第１の拡散領
域が配置されていることを特徴とする半導体装置。 - 【請求項３】第１導電型半導体基板上に形成され、複数
の第１および第２導電型トランジスタと保護回路からな
る入力／出力／入出力回路が複数個配列される半導体装
置に於いて、前記保護回路は、入力／出力／入出力パッ
ドと直接あるいは抵抗、容量等を介して接続される第２
導電型の第１の拡散領域と、高電位が供給される第２導
電型の第２の拡散領域と、接地電位が供給される第２導
電型の第３の拡散領域を有し、前記第２導電型の第１の
拡散領域と前記第２導電型の第２の拡散領域は素子分離
領域により電気的に分離されて隣接し、前記第２導電型
の第１の拡散領域と前記第２導電型の第３の拡散領域は
素子分離領域により電気的に分離されて隣接し、前記第
２導電型の第２の拡散領域と前記第２導電型の第３の拡
散領域の間には、前記第２導電型の第１の拡散領域が配
置され、前記第２導電型の第１、第２、第３の拡散領域
を繰り返し単位として配列されてなり、隣接する入力／
出力／入出力回路内の前記第２導電型の第３の拡散領域
と前記第２導電型の第２の拡散領域は、素子分離領域に
より電気的に分離されて隣接していることを特徴とする
半導体装置。 - 【請求項４】第１導電型半導体基板上に形成され、複数
の第１および第２導電型トランジスタと保護回路からな
る入力／出力／入出力回路が複数個配列される半導体装
置に於いて、前記保護回路は、入力／出力／入出力パッ
ドと直接あるいは抵抗、容量等を介して接続される第２
導電型の第１の拡散領域と、高電位が供給される第２導
電型の第２の拡散領域と、接地電位が供給される第２導
電型の第３の拡散領域と第１導電型の第４の拡散領域を
有し、前記第２導電型の第１の拡散領域と前記第２導電
型の第２の拡散領域は素子分離領域により電気的に分離
されて隣接し、前記第２導電型の第１の拡散領域と前記
第２導電型の第３の拡散領域は素子分離領域により電気
的に分離されて隣接し、前記第２導電型の第２の拡散領
域と前記第１導電型の第４の拡散領域は素子分離領域に
より電気的に分離されて隣接し、前記第２導電型の第２
の拡散領域と前記第２導電型の第３の拡散領域の間に
は、前記第２導電型の第１の拡散領域が配置され、前記
第２導電型の第１の拡散領域と前記第１導電型の第４の
拡散領域の間には、前記第２導電型の第２の拡散領域が
配置され、前記第２導電型の第１、第２、第３拡散領域
および前記第１導電型の第４の拡散領域を繰り返し単位
として配列され、隣接する入力／出力／入出力回路内の
前記第２導電型の第３の拡散領域と前記第１導電型の第
４の拡散領域は、素子分離領域により電気的に分離され
て隣接していることを特徴とする半導体装置。 - 【請求項５】請求項１記載の半導体装置において、第２
導電型の第１と第２の拡散領域に加え、第１導電型の半
導体基板あるいはＷＥＬＬ領域で形成されるラテラルバ
イポ−ラのエミッタ・コレクタ間電流の方向は、入力／
出力／入出力回路の配列方向と同じであることを特徴と
する半導体装置。 - 【請求項６】請求項２記載の半導体装置において、第２
導電型の第１と第２の拡散領域に加え、第１導電型の半
導体基板あるいはＷＥＬＬ領域で形成されるラテラルバ
イポ−ラのエミッタ・コレクタ間電流の方向は、入力／
出力／入出力回路の配列方向と同じであることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28771395A JP3435937B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28771395A JP3435937B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129835A JPH09129835A (ja) | 1997-05-16 |
| JP3435937B2 true JP3435937B2 (ja) | 2003-08-11 |
Family
ID=17720781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28771395A Expired - Fee Related JP3435937B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3435937B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324936B1 (ko) * | 1999-06-29 | 2002-02-28 | 박종섭 | 반도체장치의 패드 |
-
1995
- 1995-11-06 JP JP28771395A patent/JP3435937B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09129835A (ja) | 1997-05-16 |
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