JPH08330521A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08330521A JPH08330521A JP7155273A JP15527395A JPH08330521A JP H08330521 A JPH08330521 A JP H08330521A JP 7155273 A JP7155273 A JP 7155273A JP 15527395 A JP15527395 A JP 15527395A JP H08330521 A JPH08330521 A JP H08330521A
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- Japan
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- circuit
- wire
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- 238000010586 diagram Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
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- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 静電保護回路の保護素子が複数のユニットで
形成される場合、各々のユニットが均等に動作し易い構
造をとることで、小型で静電保護耐量の高い保護回路を
得ること。 【構成】 Ｖｃｃ端子はＶｃｃ配線１によって、Ｖｓｓ
端子はＧｎｄ配線２によってそれぞれ内部回路に接続さ
れている。Ｖｃｃ配線１とＧｎｄ配線２との間に複数の
ユニット(ユニット１〜４)から形成される静電保護素子
３をいれる場合、各々のユニットを配線５ａ，５ｂに接
続し、配線５ａを抵抗(Ｒ1)４ａを介してＶｃｃ配線１
に、配線５ｂを抵抗(Ｒ2)４ｂを介してＧｎｄ配線２に
接続している構造からなる。
形成される場合、各々のユニットが均等に動作し易い構
造をとることで、小型で静電保護耐量の高い保護回路を
得ること。 【構成】 Ｖｃｃ端子はＶｃｃ配線１によって、Ｖｓｓ
端子はＧｎｄ配線２によってそれぞれ内部回路に接続さ
れている。Ｖｃｃ配線１とＧｎｄ配線２との間に複数の
ユニット(ユニット１〜４)から形成される静電保護素子
３をいれる場合、各々のユニットを配線５ａ，５ｂに接
続し、配線５ａを抵抗(Ｒ1)４ａを介してＶｃｃ配線１
に、配線５ｂを抵抗(Ｒ2)４ｂを介してＧｎｄ配線２に
接続している構造からなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に半導体集積回路の静電破壊保護に係る半導体装置に関
する。
に半導体集積回路の静電破壊保護に係る半導体装置に関
する。
【０００２】
【従来の技術】従来の半導体集積回路の静電保護回路に
ついて、図５(従来技術における回路図)を参照して説明
する。
ついて、図５(従来技術における回路図)を参照して説明
する。
【０００３】従来の回路では、図５に示すように、Ｖｃ
ｃ端子はＶｃｃ配線１を介して内部回路に接続され、Ｖ
ｓｓ端子はＧｎｄ配線２を介して内部回路に接続されて
いる。そして、Ｖｃｃ端子とＶｓｓ端子との間に過電圧
がかかった場合、内部回路の破壊を防止するため、保護
素子３をＶｃｃ配線１とＧｎｄ配線２の間に接続されて
いる。
ｃ端子はＶｃｃ配線１を介して内部回路に接続され、Ｖ
ｓｓ端子はＧｎｄ配線２を介して内部回路に接続されて
いる。そして、Ｖｃｃ端子とＶｓｓ端子との間に過電圧
がかかった場合、内部回路の破壊を防止するため、保護
素子３をＶｃｃ配線１とＧｎｄ配線２の間に接続されて
いる。
【０００４】保護素子３は、通常の使用電圧に対しては
導通しないが、静電パルスのような過電圧が加わると、
導通し静電パルスを放電する。また、保護素子３は、図
５に示す回路の場合、ユニット１〜４に分割されてい
て、放電電流を分流することにより個々のユニットの負
荷を軽減している。
導通しないが、静電パルスのような過電圧が加わると、
導通し静電パルスを放電する。また、保護素子３は、図
５に示す回路の場合、ユニット１〜４に分割されてい
て、放電電流を分流することにより個々のユニットの負
荷を軽減している。
【０００５】
【発明が解決しようとする課題】以上説明した従来の保
護回路では、保護素子３の各々ユニットの導通抵抗Ｒｏ
ｎがばらついた場合、各々ユニットが均等に動作し難い
という欠点がある。
護回路では、保護素子３の各々ユニットの導通抵抗Ｒｏ
ｎがばらついた場合、各々ユニットが均等に動作し難い
という欠点がある。
【０００６】例えば、図５に示す回路において、ユニッ
ト１のＲｏｎが何らかの原因によって他のユニットのＲ
ｏｎに比べて20％小さい場合、配線抵抗を無視すると、
ユニット１に流れる静電パルスの放電電流は、他のユニ
ットを流れる電流よりも20％大きくなり、ユニット１が
最も破壊しやすいことになる。従って、ばらつきを考慮
して保護素子３を設計した場合、各ユニットの破壊耐量
を増加させるために面積を大きくしなければならないと
いう問題があった。
ト１のＲｏｎが何らかの原因によって他のユニットのＲ
ｏｎに比べて20％小さい場合、配線抵抗を無視すると、
ユニット１に流れる静電パルスの放電電流は、他のユニ
ットを流れる電流よりも20％大きくなり、ユニット１が
最も破壊しやすいことになる。従って、ばらつきを考慮
して保護素子３を設計した場合、各ユニットの破壊耐量
を増加させるために面積を大きくしなければならないと
いう問題があった。
【０００７】本発明は、従来の保護回路における前記欠
点及び問題点に鑑み成されたものであって、その目的
は、複数のユニットで構成される静電保護素子の各ユニ
ットの特性が変動した場合でも、動作が不均一になりに
くい構造とした「特に半導体集積回路の静電破壊保護」
に係る半導体装置を提供することにある。また、このよ
うな構造としたことで、従来技術の「不均一動作を見込
んで、各保護素子ユニットの破壊耐量を増加させるため
に保護素子面積を増加させる」ことを不必要とし、小型
で静電保護耐量の高い保護回路を得ることができ、しか
も、本発明を実施するのに特別な製造プロセスや大幅な
マスクレイアウトの変更を必要としない上記半導体装置
を提供することにある。
点及び問題点に鑑み成されたものであって、その目的
は、複数のユニットで構成される静電保護素子の各ユニ
ットの特性が変動した場合でも、動作が不均一になりに
くい構造とした「特に半導体集積回路の静電破壊保護」
に係る半導体装置を提供することにある。また、このよ
うな構造としたことで、従来技術の「不均一動作を見込
んで、各保護素子ユニットの破壊耐量を増加させるため
に保護素子面積を増加させる」ことを不必要とし、小型
で静電保護耐量の高い保護回路を得ることができ、しか
も、本発明を実施するのに特別な製造プロセスや大幅な
マスクレイアウトの変更を必要としない上記半導体装置
を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、従来の保護回
路における前記欠点及び問題点を解消し、前記目的を達
成するため、外部端子と内部回路を保護するための保護
素子とを有し、該保護素子が複数のユニットから成る半
導体装置において、 ・外部端子と内部回路を接続する第１の配線を有し、 ・該第１の配線に接続された抵抗配線を有し、 ・該抵抗配線に接続された第２の配線を有し、 ・該第２の配線に保護素子のユニットが接続されてい
る、 ことを特徴としている。
路における前記欠点及び問題点を解消し、前記目的を達
成するため、外部端子と内部回路を保護するための保護
素子とを有し、該保護素子が複数のユニットから成る半
導体装置において、 ・外部端子と内部回路を接続する第１の配線を有し、 ・該第１の配線に接続された抵抗配線を有し、 ・該抵抗配線に接続された第２の配線を有し、 ・該第２の配線に保護素子のユニットが接続されてい
る、 ことを特徴としている。
【０００９】
【実施例】次に、本発明の実施例を挙げ、本発明を具体
的に説明するが、本発明は、以下の実施例に限定される
ものではない。
的に説明するが、本発明は、以下の実施例に限定される
ものではない。
【００１０】（実施例１）図１は、本発明の一実施例
(実施例１)を示す回路図である。図１において、Ｖｃｃ
端子は、Ｖｃｃ配線１によって内部回路に接続され、Ｖ
ｓｓ端子は、Ｇｎｄ配線２によって内部回路に接続され
ている。保護素子３のユニット１〜４は、すべて配線５
に接続され、さらに配線５は、抵抗(Ｒ)４によってＶｃ
ｃ配線１に接続されている。
(実施例１)を示す回路図である。図１において、Ｖｃｃ
端子は、Ｖｃｃ配線１によって内部回路に接続され、Ｖ
ｓｓ端子は、Ｇｎｄ配線２によって内部回路に接続され
ている。保護素子３のユニット１〜４は、すべて配線５
に接続され、さらに配線５は、抵抗(Ｒ)４によってＶｃ
ｃ配線１に接続されている。
【００１１】今、Ｖｃｃ端子とＶｓｓ端子の間に過電圧
(ピ−ク電圧Ｖ)がかかり、保護素子３のユニットが導通
したとする。なお、このとき内部回路には、電流は流れ
ず、回路の容量成分やインダクタンス成分は考えないも
のとする。また、抵抗(Ｒ)４の値は0.4Ω、保護素子３
の導通抵抗Ｒｏｎは４Ωで、他の配線の抵抗を無視した
場合を考える。
(ピ−ク電圧Ｖ)がかかり、保護素子３のユニットが導通
したとする。なお、このとき内部回路には、電流は流れ
ず、回路の容量成分やインダクタンス成分は考えないも
のとする。また、抵抗(Ｒ)４の値は0.4Ω、保護素子３
の導通抵抗Ｒｏｎは４Ωで、他の配線の抵抗を無視した
場合を考える。
【００１２】保護素子３のユニット１のみの導通抵抗Ｒ
ｏｎが何らかの原因によって３Ωであったとすると、ユ
ニット１で消費されるピ−ク電力は、他のユニツトで消
費されるピ−ク電力より大きく、その差は0.041V2であ
る。一方、従来技術の前記図５に示す回路において、同
様にユニット１のＲｏｎのみが３Ωで、他のユニットの
Ｒｏｎが４Ωであったとすると、そのピ−ク電力の差は
0.083V2となり、本実施例１の場合の２倍以上の値とな
っている。つまり、本実施例１では、保護素子３のユニ
ットの特性がばらついても、均等に動作しやすいといえ
る。
ｏｎが何らかの原因によって３Ωであったとすると、ユ
ニット１で消費されるピ−ク電力は、他のユニツトで消
費されるピ−ク電力より大きく、その差は0.041V2であ
る。一方、従来技術の前記図５に示す回路において、同
様にユニット１のＲｏｎのみが３Ωで、他のユニットの
Ｒｏｎが４Ωであったとすると、そのピ−ク電力の差は
0.083V2となり、本実施例１の場合の２倍以上の値とな
っている。つまり、本実施例１では、保護素子３のユニ
ットの特性がばらついても、均等に動作しやすいといえ
る。
【００１３】ところで、内部回路に加わる電圧は、最低
でも、保護素子３のクランプ電圧と抵抗(Ｒ)４の両端の
電位差(即ち、放電電流ｉと抵抗Ｒとの積“ｉＲ”)との
和であるから、抵抗(Ｒ)４をあまり大きく設定すると、
内部回路に加わる電圧が高くなり、保護性が悪化するこ
とになる。
でも、保護素子３のクランプ電圧と抵抗(Ｒ)４の両端の
電位差(即ち、放電電流ｉと抵抗Ｒとの積“ｉＲ”)との
和であるから、抵抗(Ｒ)４をあまり大きく設定すると、
内部回路に加わる電圧が高くなり、保護性が悪化するこ
とになる。
【００１４】しかし、静電破壊試験のＭＩＬ規格で3000
Vの電圧を印加した場合のピ−ク電流は、２Ａ程度であ
るので、この場合、本実施例１で抵抗に発生する最大電
位差は「2Ａ×0.4Ω＝0.8Ｖ」程度である。この値は、
保護素子３のクランプ電圧が８Ｖ程度であるから、その
1／10であるので、保護性を悪化させるほどの電位差で
はないことが理解できる。
Vの電圧を印加した場合のピ−ク電流は、２Ａ程度であ
るので、この場合、本実施例１で抵抗に発生する最大電
位差は「2Ａ×0.4Ω＝0.8Ｖ」程度である。この値は、
保護素子３のクランプ電圧が８Ｖ程度であるから、その
1／10であるので、保護性を悪化させるほどの電位差で
はないことが理解できる。
【００１５】（実施例２）図２は、本発明の他の実施例
(実施例２)を示す回路図である。前記図１に示す実施例
１との相違点は、保護素子３のユニットのＧｎｄ配線２
側にも抵抗(Ｒ2)４ｂを設けることによって、各保護素
子３のユニットがさらに均一に動作するようにしたこと
である。
(実施例２)を示す回路図である。前記図１に示す実施例
１との相違点は、保護素子３のユニットのＧｎｄ配線２
側にも抵抗(Ｒ2)４ｂを設けることによって、各保護素
子３のユニットがさらに均一に動作するようにしたこと
である。
【００１６】即ち、本実施例２では、図２に示すよう
に、保護素子３のユニット１〜４は、すべて配線５ａに
接続され、この配線５ａは、抵抗(Ｒ1)４ａによりＶｃ
ｃ配線１に接続されている。さらに、保護素子３のユニ
ット１〜４は、すべて配線５ｂに接続され、この配線５
ｂは、抵抗(Ｒ2)４ｂによりＧｎｄ配線２に接続されて
いる。
に、保護素子３のユニット１〜４は、すべて配線５ａに
接続され、この配線５ａは、抵抗(Ｒ1)４ａによりＶｃ
ｃ配線１に接続されている。さらに、保護素子３のユニ
ット１〜４は、すべて配線５ｂに接続され、この配線５
ｂは、抵抗(Ｒ2)４ｂによりＧｎｄ配線２に接続されて
いる。
【００１７】本実施例２では、配線５ａ、配線５ｂの抵
抗(図２中の“ｒ”)を考慮にいれた場合、Ａ点からＢ点
までの経路で、各ユニット経由の抵抗値は全て「Ｒ1＋3
ｒ＋Ｒｏｎ＋Ｒ2」で同じ値をとる。このため、保護素
子３の各ユニットの導通抵抗Ｒｏｎのばらつきがなけれ
ば、配線抵抗を考慮した場合でも、各ユニットに流れる
放電電流が同じとなる。当然、抵抗(Ｒ1)４ａ及び抵抗
(Ｒ2)４ｂの効果によって、各ユニットの導通抵抗のば
らつきは、従来技術に比べ改善していることは前述の図
１の場合と同様である。
抗(図２中の“ｒ”)を考慮にいれた場合、Ａ点からＢ点
までの経路で、各ユニット経由の抵抗値は全て「Ｒ1＋3
ｒ＋Ｒｏｎ＋Ｒ2」で同じ値をとる。このため、保護素
子３の各ユニットの導通抵抗Ｒｏｎのばらつきがなけれ
ば、配線抵抗を考慮した場合でも、各ユニットに流れる
放電電流が同じとなる。当然、抵抗(Ｒ1)４ａ及び抵抗
(Ｒ2)４ｂの効果によって、各ユニットの導通抵抗のば
らつきは、従来技術に比べ改善していることは前述の図
１の場合と同様である。
【００１８】図３は、上記図２の回路をＭＯＳＬＳＩに
応用した場合のレイアウトを示した図である。（なお、
内部回路は省略している。） 図３において、Ｖｃｃ配線１及びＧｎｄ配線２は、幅20
μｍのアルミ配線で構成し、また、配線５ａ及び配線５
ｂもアルミ配線で形成し、幅は10μｍとしている。
応用した場合のレイアウトを示した図である。（なお、
内部回路は省略している。） 図３において、Ｖｃｃ配線１及びＧｎｄ配線２は、幅20
μｍのアルミ配線で構成し、また、配線５ａ及び配線５
ｂもアルミ配線で形成し、幅は10μｍとしている。
【００１９】抵抗(Ｒ1)４ａ、抵抗(Ｒ2)４ｂの長さは60
μｍであり、アルミ配線の層抵抗を0.065Ω／□とする
と、抵抗値はそれぞれ約0.4Ωである。保護素子は、Ｐ
型半導体基板上にＮ型拡散層６を対向させて形成した寄
生バイポ−ラトランジスタであり、５個のユニットが並
列接続されている。なお、図３中、７はコンタクトを示
す。
μｍであり、アルミ配線の層抵抗を0.065Ω／□とする
と、抵抗値はそれぞれ約0.4Ωである。保護素子は、Ｐ
型半導体基板上にＮ型拡散層６を対向させて形成した寄
生バイポ−ラトランジスタであり、５個のユニットが並
列接続されている。なお、図３中、７はコンタクトを示
す。
【００２０】図４は、上記図３のａ−ａ’線断面図であ
る。この図４に示すように、Ｎ型拡散層(コレクタ)11と
Ｎ型拡散層(エミッタ)12は、素子分離絶縁膜13により狭
い間隔(約1μｍ)で対向しており、これらとＰ型半導体
基板10とでＮＰＮバイポ−ラトランジスタを形成してい
る。通常電圧では導通しないが、Ｎ型拡散層(コレクタ)
11とＰ型半導体基板10との間にＰＮジャンクションの逆
方向耐圧以上の電圧(約15V)が加わると、ＮＰＮトラン
ジスタが導通状態となる。
る。この図４に示すように、Ｎ型拡散層(コレクタ)11と
Ｎ型拡散層(エミッタ)12は、素子分離絶縁膜13により狭
い間隔(約1μｍ)で対向しており、これらとＰ型半導体
基板10とでＮＰＮバイポ−ラトランジスタを形成してい
る。通常電圧では導通しないが、Ｎ型拡散層(コレクタ)
11とＰ型半導体基板10との間にＰＮジャンクションの逆
方向耐圧以上の電圧(約15V)が加わると、ＮＰＮトラン
ジスタが導通状態となる。
【００２１】
【発明の効果】本発明は、以上詳記したとおり、複数の
ユニットで構成される静電保護素子の各ユニットが特性
変動した場合でも、動作が不均一になりにくい構造であ
り、このため「不均一動作を見込んで各保護素子ユニッ
トの破壊耐量を増加させるため、不必要な保護素子面積
の増加」をさせる必要がなく、小型で静電保護耐量の高
い保護回路を得ることができる効果が生じる。また、本
発明を実施するのに特別な製造プロセスや大幅なマスク
レイアウトの変更を必要としないものである。
ユニットで構成される静電保護素子の各ユニットが特性
変動した場合でも、動作が不均一になりにくい構造であ
り、このため「不均一動作を見込んで各保護素子ユニッ
トの破壊耐量を増加させるため、不必要な保護素子面積
の増加」をさせる必要がなく、小型で静電保護耐量の高
い保護回路を得ることができる効果が生じる。また、本
発明を実施するのに特別な製造プロセスや大幅なマスク
レイアウトの変更を必要としないものである。
【図１】本発明の一実施例(実施例１)を示す回路図
【図２】本発明の他の実施例(実施例２)を示す回路図
【図３】図２に示す回路をＭＯＳＬＳＩに適用した場合
のレイアウト図
のレイアウト図
【図４】図３のａ−ａ’線断面図
【図５】従来技術における回路図
１ Ｖｃｃ配線 ２ Ｇｎｄ配線 ３ 保護素子 ４ 抵抗(Ｒ) ４ａ 抵抗(Ｒ1) ４ｂ 抵抗(Ｒ2) ５，５ａ，５ｂ 配線 ６ Ｎ型拡散層 ７ コンタクト １０ Ｐ型半導体基板 １１ Ｎ型拡散層(コレクタ) １２ Ｎ型拡散層(エミッタ) １３ 素子分離絶縁膜
Claims (3)
- 【請求項１】 外部端子と内部回路を保護するための保
護素子とを有し、該保護素子が複数のユニットから成る
半導体装置において、外部端子と内部回路を接続する第
１の配線及び該第１の配線に接続された抵抗配線を有
し、前記抵抗配線に接続された第２の配線を有し、この
第２の配線に保護素子のユニットが接続されていること
を特徴とする半導体装置。 - 【請求項２】 前記外部端子が、電源端子であることを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記外部端子が、接地端子であることを
特徴とする請求項１に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155273A JP2636804B2 (ja) | 1995-05-30 | 1995-05-30 | 半導体装置 |
| TW085106312A TW312046B (ja) | 1995-05-30 | 1996-05-28 | |
| KR1019960018401A KR100194569B1 (ko) | 1995-05-30 | 1996-05-29 | 다수의 보호 소자를 포함하는 정전기 보호 회로 |
| US08/655,188 US5724219A (en) | 1995-05-30 | 1996-05-30 | Electrostatic protection circuit comprising plurality of protective elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155273A JP2636804B2 (ja) | 1995-05-30 | 1995-05-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330521A true JPH08330521A (ja) | 1996-12-13 |
| JP2636804B2 JP2636804B2 (ja) | 1997-07-30 |
Family
ID=15602304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7155273A Expired - Fee Related JP2636804B2 (ja) | 1995-05-30 | 1995-05-30 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5724219A (ja) |
| JP (1) | JP2636804B2 (ja) |
| KR (1) | KR100194569B1 (ja) |
| TW (1) | TW312046B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334867B1 (ko) * | 1998-12-30 | 2002-06-20 | 박종섭 | 반도체장치의 정전기 방지방법 |
| US7723794B2 (en) | 2005-09-08 | 2010-05-25 | Oki Semiconductor Co., Ltd. | Load driving device |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3144308B2 (ja) * | 1996-08-01 | 2001-03-12 | 日本電気株式会社 | 半導体装置 |
| US6414341B1 (en) * | 1998-09-25 | 2002-07-02 | Nec Corporation | Input/output protective device |
| US6424927B1 (en) * | 1999-06-18 | 2002-07-23 | Sri International | Computer-based real-time transient pulse monitoring system and method |
| US6639538B1 (en) | 2002-05-14 | 2003-10-28 | Sri International | Real-time transient pulse monitoring system and method |
| JP3990352B2 (ja) * | 2003-12-22 | 2007-10-10 | 株式会社東芝 | 半導体集積回路装置 |
| JP2006237101A (ja) * | 2005-02-23 | 2006-09-07 | Nec Electronics Corp | 半導体集積回路装置 |
| JP5864216B2 (ja) | 2011-11-04 | 2016-02-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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