JPH06140588A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06140588A JPH06140588A JP4109412A JP10941292A JPH06140588A JP H06140588 A JPH06140588 A JP H06140588A JP 4109412 A JP4109412 A JP 4109412A JP 10941292 A JP10941292 A JP 10941292A JP H06140588 A JPH06140588 A JP H06140588A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】半導体集積回路の静電保護回路を兼ねる出力ト
ランジスタの静電気に対する耐圧を向上させる。 【構成】出力トランジスタのソース領域およびドレイン
領域と外部端子と接続される金属配線（１２ａ，１３
ａ）の接続をする際に一度金属シリサイド膜（９ｓ，９
ｄ）を介して接続する。またこの接続をゲート電極の両
側で互いに向きあわない様にする。
ランジスタの静電気に対する耐圧を向上させる。 【構成】出力トランジスタのソース領域およびドレイン
領域と外部端子と接続される金属配線（１２ａ，１３
ａ）の接続をする際に一度金属シリサイド膜（９ｓ，９
ｄ）を介して接続する。またこの接続をゲート電極の両
側で互いに向きあわない様にする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に静電保護機能を有する出力回路に関する。
特に静電保護機能を有する出力回路に関する。
【０００２】
【従来の技術】ＭＯＳ形集積回路における入力保護回路
は一般に内部回路に加わる電圧をダイオードのブレーク
ダウンやフィールドトランジスタによりクランプしまた
保護抵抗による電圧降下をさせている。出力保護回路と
しては意図的に保護回路を設けなくても比較的大きなト
ランジスタ長をもつ出力トランジスタが接続されるた
め、これがクランプ素子の役割をはたす。この保護回路
に静電気放電のストレスが加わった場合、最も破壊しや
すいのはゲート絶縁膜でこの破壊をふせぐためより大き
なゲート幅のトランジスタにすることにより単位面積あ
たりの電圧を低下させたり、トランジスタのドレイン領
域と配線との接続部によるコンタクト部とゲート電極と
の間の距離を広げることにより、抵抗による電圧降下を
させている。このような、従来の静電保護機能を有する
出力回路においてゲート−コンタクト間距離と静電耐圧
（ＥＳＤ耐圧）の相関はこの理由により図３の曲線Ａ−
１，Ｂ−１の様になる。曲線Ａ−１は、１００ｐＦのキ
ャパシタに充電した電荷を１．５ｋΩの抵抗を介して出
力端子に放電して異常の有無を調べた結果を示し、曲線
Ｂ−１は２００ｐＦのキャパシタに充電した電荷を直接
出力端子に放電した結果を示している。図２（ａ），
（ｂ）に示すように、出力端子に接続される出力信号配
線１２と例えば接地配線１３との間に挿入するＭＯＳト
ランジスタは、厚さ１８ｎｍのゲート酸化膜４、幅１．
３μｍのゲート電極６を有し、チャネル幅は４５０μｍ
である。
は一般に内部回路に加わる電圧をダイオードのブレーク
ダウンやフィールドトランジスタによりクランプしまた
保護抵抗による電圧降下をさせている。出力保護回路と
しては意図的に保護回路を設けなくても比較的大きなト
ランジスタ長をもつ出力トランジスタが接続されるた
め、これがクランプ素子の役割をはたす。この保護回路
に静電気放電のストレスが加わった場合、最も破壊しや
すいのはゲート絶縁膜でこの破壊をふせぐためより大き
なゲート幅のトランジスタにすることにより単位面積あ
たりの電圧を低下させたり、トランジスタのドレイン領
域と配線との接続部によるコンタクト部とゲート電極と
の間の距離を広げることにより、抵抗による電圧降下を
させている。このような、従来の静電保護機能を有する
出力回路においてゲート−コンタクト間距離と静電耐圧
（ＥＳＤ耐圧）の相関はこの理由により図３の曲線Ａ−
１，Ｂ−１の様になる。曲線Ａ−１は、１００ｐＦのキ
ャパシタに充電した電荷を１．５ｋΩの抵抗を介して出
力端子に放電して異常の有無を調べた結果を示し、曲線
Ｂ−１は２００ｐＦのキャパシタに充電した電荷を直接
出力端子に放電した結果を示している。図２（ａ），
（ｂ）に示すように、出力端子に接続される出力信号配
線１２と例えば接地配線１３との間に挿入するＭＯＳト
ランジスタは、厚さ１８ｎｍのゲート酸化膜４、幅１．
３μｍのゲート電極６を有し、チャネル幅は４５０μｍ
である。
【０００３】以上のような理由で良好な静電耐圧を得る
ため、チャネル幅が４００μｍ以上でゲート−コンタク
ト間距離が３．５μｍ以上という巨大なＭＯＳトランジ
スタを出力回路に使用するのが普通である。
ため、チャネル幅が４００μｍ以上でゲート−コンタク
ト間距離が３．５μｍ以上という巨大なＭＯＳトランジ
スタを出力回路に使用するのが普通である。
【０００４】
【発明が解決しようとする課題】さらなる半導体素子の
高集積化によって、より小さな面積に多くのトランジス
タを形成することは非常に重要となっている。出力端子
の様に大きな保護抵抗を用いることが出来ない端子では
チャネル幅およびゲート−コンタクト間距離の大きなト
ランジスタを用いて出力回路を形成することにより、静
電保護機能を持たせているので、高集積化に伴なって、
ゲート絶縁膜が薄くなってくると、充分な耐圧をもつ出
力回路を形成するためにはより大きなチャネル幅より大
きなゲート−コンタクト間距離を必要とするため、大き
なレイアウト面積を静電保護のためにさかねばならない
という問題点を有していた。
高集積化によって、より小さな面積に多くのトランジス
タを形成することは非常に重要となっている。出力端子
の様に大きな保護抵抗を用いることが出来ない端子では
チャネル幅およびゲート−コンタクト間距離の大きなト
ランジスタを用いて出力回路を形成することにより、静
電保護機能を持たせているので、高集積化に伴なって、
ゲート絶縁膜が薄くなってくると、充分な耐圧をもつ出
力回路を形成するためにはより大きなチャネル幅より大
きなゲート−コンタクト間距離を必要とするため、大き
なレイアウト面積を静電保護のためにさかねばならない
という問題点を有していた。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板の表面部に選択的に形成されたソース領
域およびドレイン領域と、前記半導体基板の前記ソース
領域およびドレイン領域で挟まれた領域にゲート絶縁膜
を介して被着されたゲート電極と、第１の層間絶縁膜に
設けられたコンタクト孔を介してそれぞれ前記ソース領
域およびドレイン領域と接触する金属シリサイド膜から
なるソース電極およびドレイン電極と、第２の層間絶縁
膜に設けられたスルーホールを介してそれぞれ前記ソー
ス電極およびドレイン電極と接触するソース電極配線お
よびドレイン電極配線とを有し、前記ソース領域上の前
記コンタクト孔と前記ドレイン領域上の前記コンタクト
孔とを結ぶ仮想線が前記ゲート電極と斜交して設けられ
たＭＯＳトランジスタからなる出力回路を備えていると
いうものである。
は、半導体基板の表面部に選択的に形成されたソース領
域およびドレイン領域と、前記半導体基板の前記ソース
領域およびドレイン領域で挟まれた領域にゲート絶縁膜
を介して被着されたゲート電極と、第１の層間絶縁膜に
設けられたコンタクト孔を介してそれぞれ前記ソース領
域およびドレイン領域と接触する金属シリサイド膜から
なるソース電極およびドレイン電極と、第２の層間絶縁
膜に設けられたスルーホールを介してそれぞれ前記ソー
ス電極およびドレイン電極と接触するソース電極配線お
よびドレイン電極配線とを有し、前記ソース領域上の前
記コンタクト孔と前記ドレイン領域上の前記コンタクト
孔とを結ぶ仮想線が前記ゲート電極と斜交して設けられ
たＭＯＳトランジスタからなる出力回路を備えていると
いうものである。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）は本発明の一実施例を示す平面図、図１
（ｂ）は図１（ａ）のＹ−Ｙ線断面図である。
る。図１（ａ）は本発明の一実施例を示す平面図、図１
（ｂ）は図１（ａ）のＹ−Ｙ線断面図である。
【０００７】Ｐ型シリコン基板１の表面に選択的に形成
されたフィールド酸化膜２でトランジスタ形成領域３が
区画されている。トランジスタ形成領域３には、厚さ１
８ｎｍのゲート酸化膜５が形成され、その表面に櫛の歯
状の複数のゲート電極６が形成されている。ゲート電極
の幅は１．３μｍである。ゲート電極６と自己整合的に
ソース領域４ｓとドレイン領域４ｄが形成されている。
厚さ０．８５μｍの層間絶縁膜７に設けられたコンタク
ト孔８ａ（０．８μｍ×０．８μｍ）を介してソース領
域４ｓおよびドレイン領域４ｄに接触するソース電極９
ｓおよびドレイン電極９ｄが設けられている。ソース電
極９ｓおよびドレイン電極９ｄは、厚さ１．０μｍ，幅
２μｍのＷＳｉx 膜（x ＝２．５〜２．７）である。コ
ンタクト孔８ａの間隔は４．１μｍである。厚さ０．４
８μｍの層間絶縁膜１０に設けられたスルーホール１１
を介してＷＳｉx 膜に接触するソース電極配線１４ｓお
よびドレイン電極配線１２ｌが設けられている。ソース
電極配線１３ｓおよびドレイン電極配線１２ｄは厚さ
１．０μｍのアルミニウム系合金膜からなり、それぞれ
接地配線１３ａおよび出力信号配線１２ａ（図示しない
ボンディングパッドに接続されている）に連結してい
る。
されたフィールド酸化膜２でトランジスタ形成領域３が
区画されている。トランジスタ形成領域３には、厚さ１
８ｎｍのゲート酸化膜５が形成され、その表面に櫛の歯
状の複数のゲート電極６が形成されている。ゲート電極
の幅は１．３μｍである。ゲート電極６と自己整合的に
ソース領域４ｓとドレイン領域４ｄが形成されている。
厚さ０．８５μｍの層間絶縁膜７に設けられたコンタク
ト孔８ａ（０．８μｍ×０．８μｍ）を介してソース領
域４ｓおよびドレイン領域４ｄに接触するソース電極９
ｓおよびドレイン電極９ｄが設けられている。ソース電
極９ｓおよびドレイン電極９ｄは、厚さ１．０μｍ，幅
２μｍのＷＳｉx 膜（x ＝２．５〜２．７）である。コ
ンタクト孔８ａの間隔は４．１μｍである。厚さ０．４
８μｍの層間絶縁膜１０に設けられたスルーホール１１
を介してＷＳｉx 膜に接触するソース電極配線１４ｓお
よびドレイン電極配線１２ｌが設けられている。ソース
電極配線１３ｓおよびドレイン電極配線１２ｄは厚さ
１．０μｍのアルミニウム系合金膜からなり、それぞれ
接地配線１３ａおよび出力信号配線１２ａ（図示しない
ボンディングパッドに接続されている）に連結してい
る。
【０００８】スルーホール１１の下部にはコンタクト孔
８ａを配置せず、ソース（またはドレイン）領域上のコ
ンタクト孔８ａ（またスルーホール１２）とゲート電極
６を挟んでドレイン（またはソース）領域上のスルーホ
ール１２（またはコンタクト孔８ａ）が配置されてい
る。なお、チャネル幅は４５０μｍである。
８ａを配置せず、ソース（またはドレイン）領域上のコ
ンタクト孔８ａ（またスルーホール１２）とゲート電極
６を挟んでドレイン（またはソース）領域上のスルーホ
ール１２（またはコンタクト孔８ａ）が配置されてい
る。なお、チャネル幅は４５０μｍである。
【０００９】本実施例のＥＳＤ耐圧とコンタクト孔−ゲ
ート電極間距離との関係を図３の曲線Ａ−２，Ｂ−２に
示す。試験条件は曲線Ａ−１，Ｂ−１をそれぞれ求めた
ときの条件と同じである。コンタクト孔−ゲート電極間
距離を２．７μｍ前後短縮し得ることを示している。
ート電極間距離との関係を図３の曲線Ａ−２，Ｂ−２に
示す。試験条件は曲線Ａ−１，Ｂ−１をそれぞれ求めた
ときの条件と同じである。コンタクト孔−ゲート電極間
距離を２．７μｍ前後短縮し得ることを示している。
【００１０】なお、実際の出力回路は、チャネル幅９０
０μｍのほぼ同じ構成のＭＯＳトランジスタが図示しな
い電源配線と出力信号配線１２ａとの間に挿入されてい
る。
０μｍのほぼ同じ構成のＭＯＳトランジスタが図示しな
い電源配線と出力信号配線１２ａとの間に挿入されてい
る。
【００１１】出力信号配線とソース（またはドレイン）
領域との間にＷＳｉx 膜が存在し、ソース領域でのコン
タクト部とドレイン領域でのコンタクト部との距離が大
きくとれるので、出力信号配線と出力回路との間に保護
抵抗が分散して設けられていることになる。従って、Ｅ
ＳＤ耐圧が向上するが、また、出力端子とソースまたは
ドレインとの間の抵抗値はコンタクト数に比例した並列
接続となるため低抵抗であり、動作スピード等特性に影
響をほとんど与えることがない。すなわち特性に変化を
与えずまたマスク面積をも増大させることなく、ドレイ
ンあるいはゲート間で発生する絶縁膜の破壊に対する耐
圧を向上することができる。
領域との間にＷＳｉx 膜が存在し、ソース領域でのコン
タクト部とドレイン領域でのコンタクト部との距離が大
きくとれるので、出力信号配線と出力回路との間に保護
抵抗が分散して設けられていることになる。従って、Ｅ
ＳＤ耐圧が向上するが、また、出力端子とソースまたは
ドレインとの間の抵抗値はコンタクト数に比例した並列
接続となるため低抵抗であり、動作スピード等特性に影
響をほとんど与えることがない。すなわち特性に変化を
与えずまたマスク面積をも増大させることなく、ドレイ
ンあるいはゲート間で発生する絶縁膜の破壊に対する耐
圧を向上することができる。
【００１２】
【発明の効果】以上説明したように本発明は、出力端子
に接続される出力信号配線とソースあるいはドレイン部
との間につくわずかな抵抗で局所的には大きな電圧緩和
効果が得られる。これによりソースあるいはドレインと
ゲート電極との間の絶縁膜にかかる電圧の上昇をある程
度防止することができ、結果的にトランジスタのゲート
電極と、ソース領域あるいはドレイン領域と金属配線の
接続部であるコンタクト部との間隔を広げるのと同様の
効果を得ることが出来る。すなわちこの構造をもちいた
ことにより、静電保護機能を有する出力回路のレイアウ
ト面積を広げることなく、静電耐圧を向上できるという
効果を有する。
に接続される出力信号配線とソースあるいはドレイン部
との間につくわずかな抵抗で局所的には大きな電圧緩和
効果が得られる。これによりソースあるいはドレインと
ゲート電極との間の絶縁膜にかかる電圧の上昇をある程
度防止することができ、結果的にトランジスタのゲート
電極と、ソース領域あるいはドレイン領域と金属配線の
接続部であるコンタクト部との間隔を広げるのと同様の
効果を得ることが出来る。すなわちこの構造をもちいた
ことにより、静電保護機能を有する出力回路のレイアウ
ト面積を広げることなく、静電耐圧を向上できるという
効果を有する。
【図１】本発明の一実施例を示す平面図（図１（ａ））
および断面図（図１（ｂ））である。
および断面図（図１（ｂ））である。
【図２】従来例を示す平面図（図２（ａ））および断面
図（図２（ｂ））である。
図（図２（ｂ））である。
【図３】ＥＳＤ耐圧とコンタクト孔−ゲート電極間距離
との関係を示すグラフである。
との関係を示すグラフである。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ４ｄ ドレイン領域（Ｎ型拡散層） ４ｓ ソース領域（Ｎ型拡散層） ５ ゲート絶縁膜 ６ ゲート電極 ７ 層間絶縁膜 ８，８ａ コンタクト孔 ９ｄ ドレイン電極 ９ｓ ソース電極 １０ 層間絶縁膜 １１ スルーホール １２，１２ａ 出力信号配線 １２ｄ ドレイン電極配線 １３，１３ａ 接地配線 １３ｓ ソース電極配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｋ
Claims (2)
- 【請求項１】 半導体基板の表面部に選択的に形成され
たソース領域およびドレイン領域と、前記半導体基板の
前記ソース領域およびドレイン領域で挟まれた領域にゲ
ート絶縁膜を介して被着されたゲート電極と、第１の層
間絶縁膜に設けられたコンタクト孔を介してそれぞれ前
記ソース領域およびドレイン領域と接触する金属シリサ
イド膜からなるソース電極およびドレイン電極と、第２
の層間絶縁膜に設けられたスルーホールを介してそれぞ
れ前記ソース電極およびドレイン電極と接触するソース
電極配線およびドレイン電極配線とを有し、前記ソース
領域上の前記コンタクト孔と前記ドレイン領域上の前記
コンタクト孔とを結ぶ仮想線が前記ゲート電極と斜交し
て設けられたＭＯＳトランジスタからなる出力回路を備
えていることを特徴とする半導体集積回路。 - 【請求項２】 金属シリサイド膜はタングステンシリサ
イド膜である請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109412A JP2853445B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109412A JP2853445B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140588A true JPH06140588A (ja) | 1994-05-20 |
| JP2853445B2 JP2853445B2 (ja) | 1999-02-03 |
Family
ID=14509597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109412A Expired - Lifetime JP2853445B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853445B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306335B1 (ko) * | 1997-05-27 | 2001-11-15 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체집적회로장치 |
| US6611027B2 (en) | 2001-07-05 | 2003-08-26 | Oki Electric Industry Co., Ltd. | Protection transistor with improved edge structure |
| KR100692438B1 (ko) * | 2000-03-07 | 2007-03-09 | 샤프 가부시키가이샤 | 정전 파괴 방지 구조 |
-
1992
- 1992-04-28 JP JP4109412A patent/JP2853445B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306335B1 (ko) * | 1997-05-27 | 2001-11-15 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체집적회로장치 |
| KR100692438B1 (ko) * | 2000-03-07 | 2007-03-09 | 샤프 가부시키가이샤 | 정전 파괴 방지 구조 |
| US6611027B2 (en) | 2001-07-05 | 2003-08-26 | Oki Electric Industry Co., Ltd. | Protection transistor with improved edge structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2853445B2 (ja) | 1999-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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