KR100306335B1 - 반도체집적회로장치 - Google Patents
반도체집적회로장치 Download PDFInfo
- Publication number
- KR100306335B1 KR100306335B1 KR1019980002361A KR19980002361A KR100306335B1 KR 100306335 B1 KR100306335 B1 KR 100306335B1 KR 1019980002361 A KR1019980002361 A KR 1019980002361A KR 19980002361 A KR19980002361 A KR 19980002361A KR 100306335 B1 KR100306335 B1 KR 100306335B1
- Authority
- KR
- South Korea
- Prior art keywords
- wiring
- region
- field effect
- source
- power supply
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 230000005669 field effect Effects 0.000 claims description 33
- 229910021332 silicide Inorganic materials 0.000 claims description 27
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 3
- 239000003870 refractory metal Substances 0.000 claims 4
- 239000010410 layer Substances 0.000 description 42
- 238000010586 diagram Methods 0.000 description 38
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000002844 melting Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000005275 alloying Methods 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
게이트 어레이 등의 논리 회로를 구성하는 매크로 셀에서는 가로 방향의 배선 격자가 제 1 Al 배선으로 레이아웃되기 때문에 배선 영역으로서 이용할 수 없게되는 과제가 있었다.
PMOS 트랜지스터와 NMOS 트랜지스터 사이의 상호 접속을, 이들 트랜지스터의 소스·드레인 영역에 저저항화되어 형성된 살리사이드층을 거쳐서 실행하는 것에 의해 부분적으로 셀내 배선에 있어서의 제 1 Al 배선의 대용(代用)으로 되고, 그것으로부터 살리사이드층의 윗쪽에 만들어진 빈 영역에 배선 영역을 설정할 수 있기 때문에 칩 레이아웃의 자유도를 높일 수 있다.
Description
본 발명은, 예를들면, 게이트 어레이, ECA(Embedded Cell Array) 등의 반도체 집적 회로 장치에 관한 것으로, 특히, 이 반도체 집적 회로에 이용되는 AND 회로, 플립플롭 회로 등의 논리 회로가 되는 매크로 셀(macro cell) 및 주변 회로의 레이아웃에 관한 것이다.
최근, 프로세스 기술에 있어서 트랜지스터의 성능향상을 위해서, 실리콘 표면층을 티타늄(titanium) Ti나 코발트(cobalt) Co 등의 고융점 금속과 합금화하는 것에 의해 저항을 감소시킨 TiSi2, CoSi2등의 자기 정합형 실리사이드(silicide) 즉 살리사이드가 반도체 기술로서 보급되고 있다. 일반적으로 살리사이드층의 형성에 의해 합금화된 전계 효과 트랜지스터의 소스·드레인 영역, 웰(well) 영역 등의 저항값은, 살리사이드화 방법을 적용하지 않고서 제조한 것에 비교해서 약 1/10로 낮아져 있어서, 그 특징을 살린 새로운 기술 개량이 기대되고 있다.
도 20은 종래의 전면부설형 게이트 어레이의 마스터 칩 이미지를 나타내는 구성도이다. 도면에 있어서, (121), (124)는 PMOS 트랜지스터군, (122), (123)은 NMOS 트랜지스터군, (125)는 주변 회로(I/O 인터페이스)이다. 그 외에도 게이트 어레이에는 채널 고정형, 복합형, QTAT 등의 타입이 있지만, 여기에서는 집적도 및 장치 성능의 관점에서 전면부설형의 것을 대표로 해서 설명한다.
도 21은 게이트 어레이, ECA 등으로 논리 회로를 구성하기 위한, 도 20에 있어서의 셀 영역의 베이직 셀을 나타내는 것으로, 도면에서, (121)은 베이직 셀, (122)는 PMOS 트랜지스터, (123)은 NMOS 트랜지스터, (124), (125), (126)은 각각 PMOS 트랜지스터의 게이트, 소스·드레인 및 웰 영역, (127), (128), (129)는 각각 NMOS 트랜지스터의 게이트, 소스·드레인 영역 및 웰 영역, (1Oa(1))∼(1Oa(n))은가로 방향의 배선 격자, (11a(1))∼(11a(n))은 세로 방향의 배선 격자이다. 그리고, 어레이 형상으로 배치한 베이직 셀을 이용하여 매크로 셀의 레이아웃을 하고, 매크로 셀에 배치·배선 등을 하는 것에 의해 어떤 논리기능을 갖는 반도체 집적 회로를 구성한다.
도 4는, 예를들면, 일본국 특허 공개 평성 제7-7141호에 도시된 종래의 게이트 어레이, ECA 등으로 3 입력 AND 회로를 구성한 경우의 레이아웃도면이고, 도 3은 그 회로도이다. 도면에서, (1a)는 전원 배선(VDD), (1b)는 접지 배선(GND), (3)은 콘택트, (1c)는 제 1 Al 배선, A, B, C는 각각 3 입력 AND 회로의 입력 단자, Y는 그 출력 단자이다.
통상, 매크로 셀의 레이아웃은 도 4에 도시된 바와 같이 콘택트(3)와 제 1 Al 배선(1c)을 이용하여 베이직 셀의 게이트, 소스·드레인 영역 및 웰 영역을 전기적으로 접속하는 것에 의해 논리기능을 갖도록 구성되어 있다. 이 때 콘택트는 트랜지스터의 소스·드레인 영역, 웰 영역상에 가능한 배치하고 이들을 제 1 Al 배선으로 전기적으로 접속하는 것에 의해서, 소스·드레인 영역과 웰 영역의 기생 저항(parasitic resistivity)을 작게 하고 있다. 또한, 매크로 셀의 전기적인 접속을 위해서, 세로 방향으로는 제 2 Al 배선과 접속 소자의 비아(via)를 이용하는 경우도 있다.
그리고, 상기의 방법으로 레이아웃된 AND 회로, 플립플롭 회로 등의 논리 회로를 배치·배선하는 것에 의해 반도체 집적 회로 장치가 구성된다. 이 때, 매크로 셀끼리의 입·출력 접속핀은, 가로 방향의 배선에 대해서는 제 1 Al 배선, 세로방향의 배선에 대해서는 제 2 Al 배선을 이용하여 이들을 비아, 콘택트 등을 거쳐서 전기적으로 접속하고 있다.
또한, 도 12는, 종래의 게이트 어레이, ECA 등의 트랜지스터와 전원·접지 배선과의 접속을 나타내는 구성도이고, 도 13은 도 12의 III-III 선에 따른 단면도이다. 도면에서, (84a), (84b)는 제 1 Al 배선, (83)은 콘택트, (81a)는 전원 배선, (81b)는 접지 배선이고, 통상, 이들은 알루미늄 등의 금속 배선으로 형성된다. 일반적으로 CM0S 게이트 어레이에서는 PM0S 트랜지스터와 NMOS 트랜지스터가 인접해서 구성되고, PMOS 트랜지스터의 한쪽에는 제 1 Al 배선으로 구성되는 전원 배선(81a)이 있고, NMOS 트랜지스터의 한쪽에는 접지 배선(81b)이 있다. 이 전원 배선(81a)은 칩의 전원에 칩의 양단에서 접속되어 있고, 접지 배선(81b)은 동일한 칩의 접지에 칩 양단에서 접속되어 있다.
이 PMOS 트랜지스터의 소스 영역을 전원에 접속하는 경우, 전원 배선(81a)으로부터 제 1 Al 배선(84a)을 통하여 복수의 콘택트(83)에서 PMOS 트랜지스터의 소스 영역에 접속한다. 한편, NMOS 트랜지스터의 소스 영역을 접지하는 경우, 접지 배선(81b)으로부터 제 1 Al 배선(84b)을 통하여 콘택트(83)에서 NM0S 트랜지스터의 소스 영역에 접속한다.
종래의 게이트 어레이, ECA 등의 반도체 집적 회로의 레이아웃은, 상기 도 3, 4에 도시된 3입력 AND 회로를 예로 들면, 가로 방향의 배선 격자는 모두 제 1Al 배선으로 레이아웃되어 있다. 이것 때문에 제 1 Al 배선에서는 가로 방향의 배선 격자를 배선 영역으로서 사용할 수 없게 되어 있다. 또한, 전원 배선이 매크로 셀의 상하에 제 1 Al 배선으로 배선되어 있기 때문에, 세로 방향의 신호 배선은 제 1 Al 배선 이외의 제 2 Al 배선 등의 배선층을 사용해야만 한다고 하는 제약이 있었다. 즉, 반도체 집적 회로 장치의 레이아웃에 있어서는 매크로 셀 영역과 배선 영역이 개별적으로 필요하게 되기 때문에, 특히 복잡한 집적 회로에서는 배선 영역이 커져서 반도체 칩 면적이 커져 버리는 등의 과제가 있었다.
한편, 전원·접지 배선은, 상기의 도 12, 13에 도시된 바와 같이, 제 1 Al 배선으로 레이아웃되어 있지만, 이들 웰(well) 영역과의 접속에는 그 저항을 낮추기 위해서 콘택트(83)를 많이 설치하지 않으면 안되는 것과, 제 1 Al 배선을 구성하는 알루미늄은 일렉트로·마이그레이션(electro·migration)의 영향을 받아 장치의 동작중에 단선이 발생할 우려가 있는 것 등의 과제가 있었다.
본 발명의 목적은 상기와 같은 과제를 해결하기 위해서 이루어진 것으로, 살리사이드화한 소스·드레인 영역, 웰 영역을 배선층의 일부로서 이용한 것에 의해 매크로 셀 또는 주변 회로의 레이아웃을 용이화한 반도체 집적 회로 장치 및 그 레이아웃 방법을 제공하는 것이다.
도 1은 본 발명의 실시예 1을 설명하기 위한 레이아웃도면,
도 2는 도 1의 I-I 선에 따른 단면도,
도 3은 도 1의 레이아웃의 회로도,
도 4는 종래 기술에 의한 레이아웃도면,
도 5는 본 발명의 실시예 2를 설명하기 위한 레이아웃도면,
도 6은 종래 기술에 의한 레이아웃도면,
도 7은 도 5의 레이아웃의 회로도,
도 8은 본 발명의 실시예 3을 설명하기 위한 레이아웃도면,
도 9는 도 8의 레이아웃의 회로도,
도 10은 본 발명의 실시예 4를 설명하기 위한 레이아웃도면,
도 11은 도 10의 II-II 선에 따른 단면도,
도 12는 종래 기술에 의한 레이아웃도면,
도 13은 도 12의 III-III 선에 따른 단면도,
도 14는 본 발명의 실시예 5를 설명하기 위한 레이아웃도면,
도 15는 본 발명의 실시예 6을 설명하기 위한 레이아웃도면,
도 16은 종래 기술에 의한 레이아웃도면,
도 17은 도 16의 레이아웃의 회로도,
도 18은 본 발명의 실시예 6의 다른 바람직한 형태를 설명하기 위한 레이아웃도면,
도 19는 종래 기술에 의한 레이아웃도면,
도 20은 종래의 전면부설형(全面敷設形) 게이트 어레이의 마스터 칩 이미지를 나타내는 구성도,
도 21은 종래의 논리 회로를 구성하기 위해서 베이직 셀(basic cell)의 도면,
도 22는 도 21의 베이직 셀의 회로도.
도면의 주요 부분에 대한 부호의 설명
1a, 1d, 21a∼21c, 31a∼31c, 81a, 81b ; 제1의 Al 배선(도전성 배선, 제1 도전성 배선)
1b ; 제 1 Al 배선(제2 도전성 배선)
1c ; 제 1 Al 배선(제3 도전성 배선)
2a. 2b, 22a, 22b, 32a, 32b, 82a, 82b, 92a, 92b, 102a, 102b, 106a∼106c ; 살리사이드화된 소스· 드레인 영역(실리사이드층)
93a, 93b ; PMOS 트랜지스터의 게이트
93c, 93d ; NMOS 트랜지스터의 게이트
82c, 102c ; 살리사이드화된 전원 배선(제1 전원 배선)
82d, 102d ; 살리사이드화된 접지 배선(제2 전원 배선)
94a∼94e, 95a∼95f, 112, 115∼117 ; 신호 배선
95g, 95h, 10la, 10lb, 101c ; 전원 배선(제1 전원 배선)
95i, 95j ; 접지 배선(제2 전원 배선)
24a, 24b, 34 ; 제2의 Al 배선(제4 도전성 배선)
25a∼25d ; 비아
3a, 3b, 3d, 23a, 23b, 33a, 33b, 83 ; 콘택트
36a, 36b, 36c, 36d, 36e, 36f ; 배선 격자
4 ; 제 1 Al 배선을 이용한 다른 신호 배선
5 ; 필드 산화막
6 ; 층간 절연막
A, B, C, S ; 입력 단자
Y ; 출력 단자
제 1 발명에 따른 반도체 집적 회로 장치는, 실리콘 기판 표면에 있어서, 한방향으로 배열되어 제 1 전위를 공급하는 제 1 전원 배선과 접속된 제 1 전계 효과트랜지스터군과, 이것에 나란히 배열되어 제 1 전위보다도 낮은 제 2 전위를 공급하는 제 2 전원 배선과 접속된 제 2 전계 효과 트랜지스터군과, 이들 트랜지스터를 서로 접속하는 도전성 배선을 구비한 것이고, 제 1 및 제 2 전계 효과 트랜지스터군의 적어도 한쪽 트랜지스터군의 각 트랜지스터의 소스·드레인 영역에는 실리사이드층을 형성하고 이것을 도전성 배선과 접속하여 배선층을 형성하고, 이 배선층의 윗쪽에는 도전성 배선에 의한 신호 배선을 배치할 수 있게 한 것이다.
제 2 발명에 따른 반도체 집적 회로 장치는, 실리콘 기판 표면에서, 한방향으로 배열되어 제 1 전위를 공급하는 제 1 전원 배선과 접속된 제 1 전계 효과 트랜지스터군과, 이것에 나란히 배열되어 제 1 전위보다도 낮은 제 2 전위를 공급하는 제 2 전원 배선과 접속된 제 2 전계 효과 트랜지스터군과, 제 1 전계 효과 트랜지스터군중에서 선택된 제 1 트랜지스터와 제 2 전계 효과 트랜지스터군중에서 선택된 제 2 트랜지스터를 서로 접속하는 제 1 도전성 배선과, 제 1 및 제 2 트랜지스터의 소스·드레인중의 적어도 일부에 형성된 실리사이드층과, 실리사이드층과 접속하는 제 2 도전성 배선을 구비한 것이다.
제 3 발명에 따른 반도체 집적 회로 장치는, 실리콘 기판 표면에 있어서, 제 1 전원과 접속되는 제 1 전원 배선과, 한방향으로 배열되어 있는 제 1 전계 효과 트랜지스터군과, 제 1 전원 배선과 제 1 전계 효과 트랜지스터군중 선택된 제 1 트랜지스터를 서로 접속하는 제 1 도전성 배선과, 제 1 전원보다도 저전위를 공급하는 제 2 전원과 접속되는 제 2 전원 배선과, 제 1 전계 효과 트랜지스터와 병행하여 배열되어 있는 제 2 전계 효과 트랜지스터군과, 제 2 전원 배선과 제 2 전계 효과 트랜지스터군중 선택된 제 2 트랜지스터를 서로 접속하는 제 2 도전성 배선을 구비하고 있고, 웰 영역과 접하는 제 1 및 제 2 전원 배선과 제 1 및 제 2 전계 효과 트랜지스터군의 소스·드레인의 적어도 일부에는 실리사이드층을 형성하고, 이 실리사이드층을 도전성 배선과 접속하여 배선층을 형성하는 것이다.
제 4 발명에 따른 반도체 집적 회로 장치는, 실리콘 기판 표면에 있어서, 전원과 접속되는 제 1 도전성 배선과, 한방향으로 배열되어 있는 전계 효과 트랜지스터군과, 전계 효과 트랜지스터군중에서 선택된 소스·드레인의 적어도 일부에 실리사이드가 형성된 제 1 트랜지스터와, 제 1 트랜지스터에 이웃하는 소스·드레인이 제 1 도전성 배선과 접속된 제 2 및 제 3 트랜지스터와, 실리사이드의 일부를 배선층으로 이용한 제 2 도전성 배선과, 배선층의 윗쪽에 형성된 제 3 도전성 배선을 구비한 것이다.
제 5 발명에 따른 반도체 집적 회로 장치는, 실리콘 기판 표면에 있어서, 제 1 전원과 접속되는 제 1 전원 배선과, 한방향으로 배열되어 있는 제 1 전계 효과 트랜지스터군과, 제 1 전원 배선과 제 1 전계 효과 트랜지스터군중 선택된 제 1 트랜지스터를 서로 접속하는 제 1 도전성 배선과, 제 1 전원보다도 저전위를 공급하는 제 2 전원과 접속되는 제 2 전원 배선과, 제 1 전계 효과 트랜지스터와 병행하여 배열되어 있는 제 2 전계 효과 트랜지스터군과, 제 2 전원 배선과 상기 제 2 전계 효과 트랜지스터군중 선택된 제 2 트랜지스터를 서로 접속하는 제 2 도전성 배선을 구비하고 있고, 웰 영역과 접하는 상기 제 1 및 제 2 전원 배선 및 제 1 및 제 2 전계 효과 트랜지스터군의 소스·드레인에 실리사이드층을 형성하고, 이 실리사이드층을 도전성 배선과 접속하여 배선층을 형성하는 것이다.
실시예
이하, 본 발명의 일실시예를 설명한다.
(실시예 1)
도 1은 실시예 1에 따른 살리사이드화된 트랜지스터 구조의 베이직 셀을 이용한 3 입력 AND 회로의 레이아웃도, 도 2는 도 1의 회로 레이아웃의 I-I 선을 따른 단면도, 도 3은 그 회로도, 도 4는 종래 기술에 따른 레이아웃 도면이다. 도면에 있어서, (1a), (lb)는 제 1 Al 배선으로, 각각 전원 배선, 접지 배선, (2a), (2b)는 살리사이드화된 소스·드레인 영역, (3a)∼(3d)는 콘택트, (4)는 제 1 Al 배선을 이용한 다른 신호 배선, (5)는 필드 산화막, (6)은 층간 절연막, A, B, C는 입력 단자 게이트, Y는 출력 단자이다. 또한, 소스·드레인 영역의 각각에는 복수의 배선 격자, 즉 그리드(grid)가 포함되어 있고, 이 도 1에는 이 배선 격자가 세로 방향으로 4개 나란하게 배치되어 있다(도 8참조).
여기서, 살리사이드란 자기 정합형으로 형성한 고융점 금속 실리사이드를 말하며, 열처리등으로 저(低)저항화된 것이다. 즉, 이것을 형성하기 위해서는 실리콘 기판의 활성화 영역에 코발트, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속층을 형성해서, 열처리 등을 실시하여 반응시킴으로써 실리사이드 등의 합금을 만들어 그 저항을 낮추고, 미반응 부분 및 불필요한 부분을 포토리소그래피등을 이용하여제거해 주면 좋다.
게이트 어레이, ECA 등에서는 셀이라고 불리는 NAND, NOR, F/F와 같은 비교적 단순하고 규모가 작은 논리기능을 표준화·라이브러리(library)화하고 그것을 조합해서 칩을 설계한다. 특히, 전면부설형 게이트 어레이에서는 메가 셀(mega cell)을 탑재하고 있다. 도 1에는 PMOS 트랜지스터, NMOS 트랜지스터가 가로 방향으로 이웃하게 형성되어 있다. 이웃하는 드레인끼리는 게이트폭만큼의 간격을 갖고 분리되어 있어 서로 영향을 받지 않도록 되어 있다.
다음에 동작에 대하여 설명한다.
고융점 금속에 의한 살리사이드화에 의해서 통상의 1/10정도까지 저저항화된 소스·드레인 영역(2a),(2b)은, 제 1 Al 배선의 대용이 가능하기 때문에, 콘택트(3a),(3b) 사이 및 (3c), (3d) 사이의 소스·드레인은 층간 절연막(6)의 하부를 지나는 살리사이드층을 거쳐서 전기적으로 접속, 즉, 통전(通電)될 수 있다. 이와 같이 구성하면, 콘택트 (3a), (3b) 사이 및 (3c), (3d) 사이에는 배선 격자 1개만큼의 공간이 있기 때문에 여기에 제 1 Al 배선을 이용한 다른 신호 배선을 통과시킬 수 있다. 따라서, 칩 레이아웃시에 이 빈 배선 격자를 이용하면, 가로 방향으로 배선 영역에 사용해야 할 배선을 형성할 수 있다.
이상과 같이, 본 실시예 1에 의하면, 살리사이드화된 소스·드레인층을 제 1 Al 배선의 일부로 유용할 수 있기 때문에, 베이직 셀내에 신호 배선 등의 다른 배선을 배치할 수 있다. 따라서, 반도체 집적 회로의 칩 레이아웃을 용이화하는 효과가 있다.
(실시예 2)
도 5는 실시예 2에 따른 선택기 회로(selector circuit)의 레이아웃 도면, 도 7은 이 선택기 회로의 회로도, 도 6은 종래 기술에 의한 레이아웃 도면이다. 도면에 있어서, (21a)∼(21c)는 제 1 Al 배선으로 각각 전원 배선, 접지 배선, (22a), (22b)는 살리사이드화된 배선 소스·드레인 영역, (24)는 제 2 Al 배선, (25a)∼(25d)는 도전성의 접속 소자인 비아이다. 도 5의 배선 레이아웃 방법은 실시예 1에서 서술한 방법과 같고, (23a)와 (23b) 사이의 전기적 접속이 살리사이드 형성에 의해 합금화된 드레인 영역(22a) 일부를 배선층으로서 이용하고 있다.
다음에 동작에 대하여 설명한다.
예를들면, 도 5의 콘택트(23a), (23b) 사이에서는 살리사이드화에 의해서 저저항으로 된 소스·드레인 영역의 일부를 제 1 Al 배선에 충당하고 있고 그 빈 공간에는 별도의 배선을 통과시킬 수 있다. 더구나 살리사이드층을 배선층으로서 이용하는 경우에 콘택트는 최소한 2개로 마무리한다.
한편, 종래 기술에서는, 소스·드레인 영역에 접속시키기 위해서는 고저항이기 때문에 몇개 콘택트를 설치해 저항을 낮추지 않으면 안되어, 제 1 Al 배선이 점유하는 면적이 확대해 버리는 것을 피할 수 없었고, 더구나 도 6의 레이아웃에서도 알 수 있는 바와 같이 제 1 Al 배선과 제 2 Al 배선을 접속하는 비아(25a)∼(25d)와, 제 2 Al 배선(24a), (24b)을 사용해야만 하는 경우가 많다. 본 실시예 2의 레이아웃에서는 살리사이드층의 활용에 의해 콘택트를 최소한으로 억제함과 동시에 제 2 Al 배선을 생략할 수 있어, 칩 레이아웃시의 신호 배선으로 매크로 셀상을 배선할 수 있는 세로 방향의 배선 격자를 확보할 수 있기 때문에 반도체 집적 회로의 칩 면적을 작게 할 수 있다.
이상과 같이, 본 실시예 2에 의하면, 살리사이드화된 트랜지스터 구조의 베이직 셀을 이용하여 매크로 셀의 레이아웃을 실시하고, 특히 트랜지스터의 드레인 영역을 배선층으로서 이용하는 것에 의해, 매크로 셀내에 신호 배선을 배선할 수 있는 배선 격자를 얻을 수 있다. 더구나 이 배선 격자를 복수의 매크로 셀로 구성되는 반도체 집적 회로의 칩 레이아웃의 배선 영역으로서 이용할 수 있어, 배선 배치를 효율적으로 실행하는 수 있어, 반도체 집적 회로의 칩 면적을 작게 할 수 있는 효과가 있다. 물론, 매크로 셀의 레이아웃의 용이화의 효과가 있는 것은 말할 필요조차도 없다.
(실시예 3)
도 8은 실시예 3에 따른 2입력 NAND 회로의 레이아웃도, 도 9는 그 회로도이다. 도면에서, (31a)∼(31c)는 제 1 Al 배선, (32a),(33b)는 살리사이드화된 드레인 영역, (33a(y1)), (33b(y2))는 콘택트, (34)는 제 2 Al 배선, (36a)∼(36f)는 살리사이드화된 드레인의 각각에 포함되는 배선 격자, A, B는 입력 단자, Y는 출력 단자를 나타낸다.
다음에 동작에 대하여 설명한다.
본 실시예 3에 의하면, 2 입력 NAND 회로의 출력 단자 Y의 핀의 정의(定義)에 관한 레이아웃은, 살리사이드화에 의해 저저항화된 드레인 영역을 배선층으로서이용하기 위해서, 우선 콘택트(33a(yl))와 (33b(y2))를 거쳐서 출력 단자 Y인 제 1 Al 배선을 살리사이드화된 드레인 영역(32a), (32b)에 접속하고, 다음에 매크로 셀사이의 배선에 이용하는 제 2 Al 배선의 핀을 콘택트(36a)∼(36f)중 어느 1개에 정의한다. 이렇게 해서, 2 입력 NAND 회로 등의 논리 회로를 갖는 매크로 셀의 입· 출력 핀의 정의를 행하면, 입·출력핀의 신호 배선 접속이 가능한 영역이 증가한다. 또한, 빈 영역에 다른 신호 배선을 통과시키는 등을 하여 레이아웃 자유도가 높아진다. 즉, 매크로 셀 사이의 신호 배선이 용이하게 되어, 칩 레이아웃 시간의 단축, 칩 면적의 축소화등에 기여한다.
도 8을 예로 들어 설명하면, 배선 격자(36a)를 제 2 Al 배선의 핀으로 정의하여 콘택트(33a(yl))와 (33b(y2))를 출력 단자 Y에 설정하는 것에 의해, 배선 격자점(36b), (36c)과 (36d)∼(36f)에는 이 출력 단자용의 제 1 또는 제 2 Al 배선을 통과시킬 필요가 없어, 다른 신호 배선 등의 레이아웃에 이용할 수 있게 된다. 한편, 종래 기술의 핀의 정의에 의하면, 제 2 Al 배선은 콘택트 (33a(yl)), (33b(y2))중 어느 것과 접속해야만 하기 때문에, 도 8을 예로 들면, 배선 격자(36a)∼(36c), (36d)∼(36f) 중 어느 한쪽의 배선 격자군은 적어도 출력 단자 Y용의 제 1 또는 제 2 Al 배선의 레이아웃의 영향을 받아 그 자유도에 제약을 받는다.
이상과 같이, 본 실시예 3에 의하면, 매크로 셀의 핀의 정의를 살리사이드화된 드레인 영역에도 부여하는 것에 의해, 매크로 셀 사이의 신호 배선의 접속이 용이하게 되어, 칩 레이아웃 시간의 단축, 집적 회로의 칩 면적을 축소할 수 있는 효과가 있다.
(실시예 4)
도 10은 실시예 4에 따른 게이트 어레이, ECA 등의 트랜지스터·배선 구성을 나타내는 레이아웃 도면, 도 11은 도 10의 II-II 선에 따른 단면도, 도 12는 종래 기술에 의한 게이트 어레이, ECA 등의 트랜지스터· 배선구성을 나타내는 레이아웃 도면, 도 13은 도 12의 III-III 선에 따른 단면도이다. 도면에서, (81a)는 전원 배선, (81b)는 접지 배선으로서 이 경우에는 알루미늄 등의 금속 배선으로 형성되고, (82a), (82b)는 살리사이드화된 소스 영역, (82c)는 웰 영역의 살리사이드화에 의한 전원 배선, (82d)는 웰 영역의 살리사이드화에 의한 접지 배선, (83)은 콘택트, (84a), (84b)는 제 1 Al 배선이다.
통상, 도 12에 도시된 바와 같이 종래의 게이트 어레이에서는 PMOS 트랜지스터와 NMOS 트랜지스터가 이웃해서 구성되고, PMOS 트랜지스터의 한쪽에는 제 1 Al 배선으로 구성되는 전원 배선(81a)이 있고, NMOS 트랜지스터의 한쪽에는 접지 배선(81b)이 있다. 이 전원 배선(81a)에는 칩의 전원에 칩 양단에서 접속되어 있고, 접지 배선(81b)도 마찬가지로 해서 칩의 접지에 칩 양단에서 접속되어 있다. 이 PM0S 트랜지스터의 소스 영역을 전원에 접속하는 경우, 전원 배선(81a)에서 제 1 Al 배선(84b)을 통해서 콘택트(83)에서 PMOS 트랜지스터의 소스 영역에 접속한다. 한편, NMOS 트랜지스터의 소스 영역을 접지하는 경우, 접지 배선(81b)에서 제 1 Al 배선(84a)를 통해서 콘택트(83)에서 NMOS 트랜지스터의 소스 영역에 접속한다.
한편, 도 10, 도 11에 도시하는 바와 같이, 본 실시예 4에서는 전원에 접속하는 n+웰 영역(82c)과, 접지에 접속하는 p+웰 영역(82d)과, NMOS 트랜지스터 및 PM0S 트랜지스터의 소스 영역(82a), (82b)의 실리콘 표면상을 살리사이드화하여 합금화한다. 또한, 종래예인 도 12와 같은 제 1 Al 배선에 의한 전원·접지 배선은 사용하지 않고, 대신에 웰 영역을 살리사이드화하여 만들어진 합금화 부분(82c), (82d)을 각각 전원 배선· 접지 배선으로서 대용한다. 이때, 종래 예의 도 12의 전원 배선(81a)과 n+웰 영역을 연결하는 콘택트군(83), 접지 배선(81b)과 p+웰 영역을 연결하는 콘택트군(83)은 불필요하다. 이것은, 도 12의 전원 배선(81a), 접지 배선(81b)에 상당하는 웰 영역을 살리사이드화에 의한 전원 배선(82c), 접지 배선(82d)이 웰 영역에 직접 접촉하고 있기 때문이다.
도 10 및 도 11에서 PMOS 트랜지스터의 소스 영역에 전원 전위 VDD를 공급하는 경우, 웰 영역을 살리사이드화해서 만든 전원 배선(82c)에서 콘택트(83), 제 1 Al 배선(81b)을 통해서 PMOS 트랜지스터의 소스 영역에 접속한다. 한편, NMOS 트랜지스터의 소스 영역에 접지 전위 GND를 공급하는 경우, 웰 영역을 살리사이드화하여 만든 접지 배선(82d)에서 콘택트(83),제 1 Al 배선(81a)을 통해서 NMOS 트랜지스터의 소스 영역에 접속된다.
다음에 동작에 대하여 설명한다.
본 실시예 4의 배선 구조에 의하면, 살리사이드화한 전원 배선, 접지 배선을이용하기 위해서, 제 1 Al 배선에서 전원·접지 배선을 인출하지 않아도 되기 때문에, 이 영역을 제 1 Al 배선이나 제 2 Al 배선에서 인출한 셀 사이의 접속용의 배선을 인출하는 영역으로 사용할 수 있다. 따라서, 지금까지 셀 사이를 접속하는 배선 영역으로서는, 제 2 Al 배선으로밖에 배선할 수 없었던 영역을 제 1 Al 배선, 제 2 Al 배선을 배치한 배선 영역으로서 사용하는 것에 의해 칩 사이즈를 작게 할 수 있다.
덧붙여, 종래 예와 같이, 제 1 Al 배선에서 전원·접지 배선을 인출한 경우에는, 웰 영역과 제 1 Al 배선사이에 도 12의 (83)과 같이, 간격을 벌려서 많은 수의 콘택트(14)를 설치하지 않으면 안된다. 이것은, 콘택트(83)가 작으면 웰 영역과 제 1 Al 배선 사이의 저항이 커지기 때문이다. 그러나, 웰 영역을 살리사이드화한 경우, 웰 영역은 직접 표면상이 합금화되어 접속하고 있기 때문에 콘택트에 의해 접속할 필요가 없다. 이것 때문에 전원·접지 배선을 제 1 Al 배선으로 배선하는 제조 공정, 전원·접지 배선에 콘택트를 설치하는 제조 공정을 삭감할 수 있다.
또한, 제 1 Al 배선에서 전원·접지 배선을 인출한 경우, 알루미늄이 일렉트로·마이그레이션의 발생에 의해서, 동작중에 단선되어 버릴 가능성이 있지만, 살리사이드화한 전원 배선, 접지 배선을 이용하면, 이러한 단선될 가능성이 감소될 수 있어 신뢰성이 향상된다.
이상과 같이, 본 실시예 4에 의하면, 셀 사이를 접속하는 배선 영역으로서는, 제 2 Al 배선으로밖에 배선할 수 없었던 영역을 제 1 Al 배선, 제 2 Al 배선을배치한 배선 영역으로서 사용할 수 있기 때문에 집적도가 향상하여 칩 사이즈를 작게 할 수 있는 효과가 있다. 덧붙여, 웰 영역을 살리사이드화에 의해 합금화한 경우에는 직접적으로 접속하고 있기 때문에 콘택트에서 접속할 필요가 없고, 따라서, 전원·접지 배선을 제 1 Al 배선으로 배선하는 제조 공정, 전원·접지 배선에 콘택트를 설치하는 제조 공정을 삭감할 수 있는 효과가 있다. 또한, 살리사이드화한 전원 배선, 접지 배선을 이용하면, 알루미늄의 일렉트로·마이그레이션에 의한 단선의 가능성이 감소하여 신뢰성이 향상되는 효과가 있다.
(실시예 5)
도 14는 실시예 5에 따른 레이아웃 도면으로서, 도면에서, (91a)는 PMOS 트랜지스터의 웰을 살리사이드화한 전원 배선, (91b)는 NMOS 트랜지스터의 웰을 살리사이드화한 접지 배선, (92a)는 PMOS 트랜지스터의 소스 영역을 살리사이드화한 영역, (92b)는 NMOS 트랜지스터의 소스 영역을 살리사이드화한 영역, (93a), (93b)는 PMOS 트랜지스터, (94a)∼(94e), (95a)∼(95j)는 신호 배선이고, (95g), (95h)는 전원에 접속하고 (95i), (95j)는 접지에 접속한다.
일반적으로, 게이트 어레이의 SOG (Sea of gate)에서는 미리 트랜지스터를 칩전면(全面)에 배치하여 마스터 칩을 마련해 두고, 레이아웃시에 셀 영역, 배선 영역을 정의하여 사용한다. 이 경우, 배선 영역의 트랜지스터는 사용되지 않고, 이 영역은 제 1 Al 배선, 제 2 Al 배선에 의한 배선 영역으로써만 사용된다.
살리사이드화를 마스터 칩(master chip) 제조시에, 칩내의 모든 트랜지스터의 소스·드레인 영역에 실행하는 것에 의해, 셀 영역만이 아니고, 배선 영역의 사용되지 않는 트랜지스터의 소스·드레인 영역도 살리사이드화한다.
영역 a의 부분에서 이 살리사이드화한 소스·드레인 영역을 이용하여 셀 사이 배선(94b)과 셀 사이 배선(94c)을 접속하는 경우, 배선 영역의 PMOS 트랜지스터의 게이트(93a), (93b)를 배선(95g)을 거쳐서 전원 배선(91a)에 접속한다. 또한, 신호 배선(94b)을 게이트(93b)를 가지는 트랜지스터의 소스(드레인) 영역(영역 a)에 콘택트를 이용하여 접속한다. 트랜지스터의 소스(드레인) 영역(영역 a)은 살리사이드화되어서 합금화되어 있기 때문에, 셀 사이 배선(94b)과 셀 사이 배선(94c)은 영역 a에서 접속할 수 있다.
영역 b의 부분에서 이 살리사이드화한 소스·드레인 영역을 이용하여 셀 사이 배선(94d)과 셀 사이 배선(94e)를 접속하는 경우, 배선 영역의 NMOS 트랜지스터의 게이트(93c), (93d)를 신호 배선(95i),(95j)를 거쳐서 접지 배선(91b)에 접속한다. 또한 신호 배선(94d)을 게이트(93d)를 가지는 트랜지스터의 소스(드레인) 영역(영역 b)에 콘택트를 이용하여 접속한다. 또한 신호 배선(94e)을, 게이트(93d)를 가지는 트랜지스터의 소스(드레인) 영역(영역 b)에 콘택트를 이용하여 접속한다. 트랜지스터의 소스(드레인) 영역(영역 b)은 살리사이드화되어 합금화되어 있기 때문에, 셀 사이 배선(94d)과 셀 사이 배선(94e)은 영역 b에서 접속할 수 있다.
다음에 동작에 대하여 설명한다.
게이트 어레이의 트랜지스터는 도 14에 도시한 바와 같이 PMOS 트랜지스터, NMOS 트랜지스터, NMOS 트랜지스터, PMOS 트랜지스터의 순서로 구성되어 있다. 또한, 셀 영역의 PMOS 트랜지스터의 가까이에는 전원 배선(91a)이 반드시 구성되어 있고, NMOS 트랜지스터의 가까이에는 반드시 접지 배선(91b)이 구성되어 있다. 즉, 전원 배선의 양이웃에는 반드시 PM0S 트랜지스터가 구성되는 것으로 되고, 접지 배선의 양측은 반드시 NMOS 트랜지스터가 구성되어 있다.
우선 영역 a의 부분에 대하여 설명한다. 영역 a의 트랜지스터는, 배선 영역에 있고, 평소 사용되고 있지 않다. 여기서 PMOS 트랜지스터의 게이트(93a)와 (93b)를 전원 배선(91a)에 배선(95g), (95h)를 이용하여 접속하는 것에 의해, PMOS 트랜지스터의 게이트(93a)와 (93b)는 "L"의 전위를 취하기 때문에, 영역 c과 영역 a는 전기적으로 오픈(open)된다. 마찬가지로, 영역 a와 영역 d는 전기적으로 오픈된다. 따라서, 영역 a의 전기 신호의 전위의 영향은 영역 a 이외에는 없다.
본 실시예 5의 트랜지스터 구조를 이용한 경우, 트랜지스터의 드레인·소스 영역은 살리사이드화하여 합금화되어 있기 때문에, 영역 a의 부분은 제 3 배선층으로서 사용할 수 있다. 도 14의 예에서는, 동일한 층의 다른 배선의 신호 배선(96a)과 제 1 Al 배선(95b)이 있기 때문에, 지금까지의 종래 기술로서는 접속할 수 없지만, 상기에 도시된 트랜지스터 구조를 적용하는 것에 의해 영역 a에서 배선(94a)과 배선(94c)이 전기적으로 접속할 수 있다.
다음에, 영역 b의 부분에 대하여 설명한다. 영역 b의 트랜지스터는, 배선 영역에 있고, 평소 사용되고 있지 않다. 여기서 NMOS 트랜지스터의 게이트(93c)와 (93d)를 접지 배선(91b)에 신호 배선(95i),(95j)을 이용하여 접속하는 것에 의해 NMOS 트랜지스터의 게이트(93c)와 (93d)는 "H"의 전위를 취하기 때문에, 영역 e와영역 b는 전기적으로 오픈된다. 마찬가지로, 영역 b와 영역 f는 전기적으로 오픈된다. 따라서, 영역 b의 전기 신호의 전위의 영향은 영역 b 이외에는 없다.
본 실시예 5의 트랜지스터 구조를 이용한 경우, 트랜지스터의 드레인· 소스 영역은, 살리사이드화해서 합금화되어 있기 때문에, 영역 b의 부분은 제 3 배선층으로서 사용할 수 있다. 배선(94d)과 배선(94e)을 영역 b에서 접속하는 경우 제 2 Al 배선으로 접속되는데, 도 14의 실시예에서는, 동일한 층의 다른 배선의 배선(96b)과 제 1 Al 배선의 신호 배선(95e)이 있기 때문에, 지금까지의 종래 기술로서는 접속할 수 없지만, 상기에 도시된 구조를 적용하는 것에 의해 영역 b에서 배선(94d)과 배선(94e)을 전기적으로 접속할 수 있다.
이상과 같이, 본 실시예 5에 의하면, 이러한 구성으로 하는 것에 의해, 제 2 Al 배선에 의한 신호 배선(96a), (96b)이 있는 경우라도, 영역 a (영역 b)에 있어서 배선(94b), (94d)를 제각기 배선(94c), (94e)와 접속할 수 있다. 따라서, 지금까지 다른 영역을 사용하여 배선할 수 밖에 없었기 때문에 칩 사이즈가 커지고 있었지만, 지금까지 사용하지 않고 있던 트랜지스터의 살리사이드화한 소스(드레인) 영역을 배선층으로써 사용하는 것에 의해서, 칩 사이즈를 작게 할 수 있는 효과가 있다.
(실시예 6)
도 15는 실시예 6에 따른 레이아웃 도면, 도 16은 종래 기술에 따른 레이아웃 도면, 도 17은 그 회로도이다. 도면에서, (102a), (102b)는 살리사이드화된 소스 영역, (102c), (102d)는 웰 영역의 살리사이드화된 배선층으로써, 각각 전원 전위 VDD, 접지 전위 GND를 공급하고, (10la)∼(101c)는 제 1 Al 배선, (106a)∼(106c)는 살리사이드화된 소스 영역이다.
도 16의 종래 예의 레이아웃에 의한 배선 구조에서는, 전원 배선(102c)에서 PMOS 트랜지스터의 소스 영역에 전원을 공급하기 위해서 제 1 Al 배선 (10la)∼(101c)을 이용하여 배선하고 있다. 제 1 Al 배선 (10la)∼(101c)는 근접해 있기 때문에, 셀 내부에 빈 영역은 발생하지 않는다. 한편, 본 실시예 6에 따른 도 15의 레이아웃에 의한 배선 구조에서는, 전원 배선(102c)은 제 1 Al 배선(10ld)을 통해서 PMOS 트랜지스터의 소스 영역(106a)에 콘택트를 거쳐서 접속하고 있다. 이 때문에, PMOS 트랜지스터의 소스 영역(106a)에 전원 전위가 공급된다.
이 소스 영역(106a)은 살리사이드화하여 저저항으로 되어 있기 때문에, 금속 배선의 대용으로 사용할 수 있다. 따라서, 제 1 Al 배선(10la), (10lb)은, 합금화된 트랜지스터의 소스 영역(106a)을 거쳐서 접속된다. 또한, 제 1 Al 배선(10lb)은 PMOS 트랜지스터의 소스 영역(106b), (106c)에서 콘택트 홀에 의해서 부분적으로 접속되어 있지만, 소스 영역(106b), (106c)도 각각 살리사이드화하여 합금화하고 있기 때문에 이 소스 영역(106b), (106c) 각각 전면에 전원이 접속되게 된다. 따라서 PMOS 트랜지스터의 소스 영역(106b), (106c)에 전원 전위를 공급할 수 있다.
또한, 다음에 본 실시예 6의 다른 바람직한 형태에 대하여 기술한다.
도 18은 본 바람직한 형태에 따른 레이아웃 도면이고, 도 19는 종래 기술에 따른 레이아웃 도면으로서, 도면에서, (111)은 NMOS 트랜지스터의 웰을 살리사이드화한 접지 배선, (113), (114)는 접지 전위를 공급하는 배선, (112), (115)∼(117)은 신호 배선, (118)은 접속점, A, B는 NMOS 트랜지스터이다.
우선, 도 19에 도시된 종래 기술의 레이아웃에 의하면, 배선(113)에 의해서 NMOS 트랜지스터 A의 게이트 전위를 접지 레벨로 떨어뜨려서, NMOS 트랜지스터 A의 소스 영역과 드레인 영역을 전기적으로 오픈된 상태로 하고 있다. 또한, 배선(114)은 NMOS 트랜지스터의 소스 영역을 접지하기 위한 배선이고 배선(115)은 NMOS 트랜지스터의 드레인 영역에 접속하는 배선이다. 또한, 배선(112)은 NMOS 트랜지스터 B의 게이트에 접속하는 배선이지만, 동일한 층의 배선(116)이 있기 때문에 접속점(118)에 접속할 수 없고, 접속점(118)에 우회하여 배선할 수 밖에 없다. 이 결과, 셀내의 배선 영역을 사용해 버리기 때문에, 또한 셀을 가로 지르는 배선을 통과시키고 싶은 경우에 동일한 층의 배선을 사용하여 배선할 수가 없다.
한편, 도 18의 바람직한 형태의 레이아웃에 의하면, 배선(114)과 인접한 NMOS 트랜지스터 B의 살리사이드화되어 합금화된 소스 영역을 콘택트 홀에서 결합하고, 배선(113)과 NMOS 트랜지스터 B의 살리사이드화되어 합금화된 소스 영역을 콘택트 홀에서 결합하면, NMOS 트랜지스터 B의 합금화된 소스 영역을 거쳐서 배선(114)과 배선(113)은 전기적으로 결합된다. 이것과 동시에, NMOS 트랜지스터 B의 소스 영역을 접지할 수 있다. 배선(113)은 트랜지스터 A의 게이트에 접속하고 있기 때문에, NMOS 트랜지스터 A의 게이트를 접지시킬 수 있다. 이 때문에, 종래기술에서 레이아웃한 도 19의 배선(113)의 부분은 필요없어지기 때문에, 도 18의 배선(112)은 직선형상으로 배선할 수 있고, 이 결과, 종래 예에서는 배선할 수 없었던, 셀내를 가로 지르는 배선(117)을 또한 인출하는 것이 가능하게 된다.
종래예의 전원 배선은 도 16에 도시한 바와 같이 전원(102c)에서 직접 취하고 있었지만, 이 실시예 6 및 바람직한 형태에 의하면, 상기와 같은 구성으로 하는 것에 의해 전원은 도 15의 영역(106a)의 살리사이드화한 트랜지스터의 소스 영역의 부분에서 취할 수 있게 된다. 따라서, 도 15에 도시하는 바와 같이 셀의 내부 영역에 셀 사이를 접속하는 배선을 통과시키는 영역을 늘일 수 있다. 이 때문에, 지금까지 사용할 수 없었던 영역을 배선에 사용할 수 있게 되어, 칩 사이즈를 축소시킬 수 있는 효과가 있다.
또한, 셀의 내부만을 생각하더라도, 전원 배선(10lb), (101c) 등이 없어지기 때문에, 상기 기술한 영역을 셀 내부의 신호 배선의 배치에 사용할 수도 있고, 따라서 셀내의 배선의 자유도가 증가하여 셀 사이즈를 작게 할 수 있는 효과가 있다. 덧붙여, 게이트 어레이에서 회로는 셀의 집합체이기 때문에, 셀 사이즈가 작아지면 칩 사이즈를 축소시킬 수 있는 효과가 있다.
또한, 종래 기술을 사용한 경우, 도 16에 있어서 배선(10la)∼(101c)이 접속되는 소스 영역에 전원을 공급하는 경우, 배선(1Ola)∼ 배선(1O1c)을 사용하지만,이 실시예 6에 의하면, 도 15의 배선(10ld)과 배선(10le)의 2개의 배선만으로, 상기 소스 영역에 전원을 공급할 수 있다. 따라서 배선수를 삭감할 수 있기 때문에, 셀 사이즈를 작게 할 수 있어, 이것 때문에 칩 사이즈를 축소할 수 있는 효과가 있다.
이상과 같이, 제 1 발명에 의하면, 제 1 및 제 2 전계 효과 트랜지스터군의 각 트랜지스터의 소스·드레인 영역에 실리사이드에 의한 배선층을 형성하고 이 배선층에 임의의 간격을 갖고 콘택트를 형성하여 도전성 배선과 접속하도록 구성하였기 때문에, 이 콘택트 사이의 빈 영역에는 새로운 도전성 배선을 배치할 수 있다. 따라서, 칩 레이아웃에 있어서 이 빈 영역을 배선 영역으로서 설정할 수 있기 때문에, 여기에 신호 배선 등을 통과시킬 수 있도록 배치 배선을 효율적으로 실행할 수 있어 반도체 집적 회로 장치의 칩 면적을 축소할 수 있는 효과가 있다.
제 2 발명에 의하면, 제 1 및 제 2 트랜지스터의 소스·드레인에 형성된 실리사이드층을 거쳐서, 제 1 도전성 배선 및 제 2 도전성 배선이 접속하도록 구성하였기 때문에, 접속의 자유도가 증대하여 매크로 셀 등의 입·출력핀의 정의가 용이하게 되어 칩 레이아웃 시간의 단축 및 집적 회로의 칩 면적을 축소할 수 있는 효과가 있다.
제 3 발명에 의하면, 웰 영역과 접하는 제 1 및 제 2 전원 배선, 제 1 및 제 2 전계 효과 트랜지스터군의 소스·드레인에 형성된 실리사이드층이 제 1 및 제 2 도전성 배선과 접속하도록 구성하였기 때문에, 이들 도전성 배선에 의해 직접 실행해야할 접속을 실리사이드층을 거쳐서 할 수 있으므로, 이 대용 영역에 별도의 신호 배선을 배치할 수 있어 레이아웃이 용이화하고, 칩 사이즈의 축소화에 기여하는효과가 있다. 또한 실리사이드층은 실리콘 표면과 빈틈없이 접촉하기 위해서 금속 등의 콘택트를 사이에 끼운 경우에 비교해서 저저항으로 되고, 따라서 콘택트의 수가 적어져서 좋다고 하는 효과가 있다. 또한, 알루미늄 등의 금속의 점유면적이 작아지기 때문에 일렉트로·마이그레이션 현상에 의한 단선이 일어나기 어렵게 되는 효과가 있다.
제 4 발명에 의하면, 제 1 트랜지스터의 소스·드레인에 실리사이드가 형성되어 있고, 이것과 이웃하는 제 2 및 제3 트랜지스터의 소스·드레인이 전원 전위로 되어 있기 때문에, 제 1 트랜지스터의 실리사이드의 전위와의 관계에서는 전기적으로 오픈되도록 구성할 수 있다. 따라서, 제 2 도전성 배선의 실리사이드 부분을 지나는 전기 신호는 제 2 및 제 3 트랜지스터의 영향을 받지 않는다. 따라서, 이러한 구조를 취하면, 실리사이드 부분의 윗쪽에 형성된 미사용 공간에는 다른 제3 도전성 배선 등을 배치할 수 있어, 칩 사이즈의 축소화에 기여하는 효과가 있다.
제 5 발명에 의하면, 웰 영역과 접하는 제 1 및 제 2 전원 배선 및 제 1 및 제 2 전계 효과 트랜지스터군의 소스·드레인에 실리사이드층이 형성되고, 이 실리사이드층은 도전성 배선과 접속하여 배선층을 이루도록 구성하였기 때문에, 전원 배선이 웰과 살리사이드화하여 알루미늄 등의 금속 배선층을 사용하는 일없이 완료되기 때문에, 이 빈 영역을 효율적으로 사용 하는 것에 의해 배선 레이아웃의 자유도를 높일 수 있어, 칩 사이즈를 축소할 수 있는 효과가 있다.
Claims (4)
- 표면을 갖는 실리콘 기판과,상기 표면상의 전기적 절연층과,상기 전기적 절연층상에 제 1 방향에 사실상 평행하게 마련된 제 1 및 제 2 전원 배선과,상기 표면상에서 상기 제 1 방향에 평행하게 배열되고, 제 1 전위를 공급하는 상기 제 1 전원 배선에 접속되며, 각기 소스 영역과 드레인 영역을 갖는 제 1 전계 효과 트랜지스터군과,상기 제 1 방향에 평행하게 배열되고, 상기 제 1 전위보다 낮은 제 2 전위를 공급하는 상기 제 2 전원 배선에 접속되며, 각기 소스 영역과 드레인 영역을 갖는 제 2 전계 효과 트랜지스터군과,상기 전기적 절연층상에 마련되며, 상기 전기적 절연층을 통해 상기 표면으로 관통하여 상기 제 1 및 제 2 전계 효과 트랜지스터군을 상호접속하는 전기적 도전성 상호접속 배선과,상기 제 1 및 제 2 전계 효과 트랜지스터군에 접속되지 않게 상기 전기적 절연층상에 마련되며, 적어도 일부는 상기 제 1 방향에 평행하고, 상기 제 1 및 제 2 전계 효과 트랜지스터군중 하나 위에서 그를 가로질러 배치되며, 상기 제 1 및 제 2 전원 배선 사이에 위치되는 신호 배선을 포함하되,상기 제 1 및 제 2 전계 효과 트랜지스터중 적어도 하나에서 각 트랜지스터의 상기 소스 영역 및 드레인 영역은 열 처리에 의한 저항이 낮게 제조된 내화성 금속 실리사이드층을 포함하며, 상기 내화성 금속 실리사이드층은 상기 전기적 도전성 상호접속 배선에 접속되는 반도체 집적 회로 장치.
- 제 1 항에 있어서,상기 전계 효과 트랜지스터 각각의 소스 및 드레인 영역에 마련되고, 컨택트로서 사용되며, 상기 제 1 방향에 수직인 방향을 따라 배열된 복수의 배선 그리드 도트를 더 포함하며,상기 내화성 금속 실리사이드층은 상기 복수의 배선 그리드 도트중 적어도 두개의 배선 그리드 도트에 접속되는 반도체 집적 회로 장치.
- 제 1 항에 있어서,상기 전기적 도전성 상호접속 배선은 상기 제 1 전계 효과 트랜지스터군으로부터 선택된 제 1 트랜지스터를 상기 제 2 전계 효과 트랜지스터군으로부터 선택된 제 2 트랜지스터에 접속하는 제 1 전기적 도전성 배선과, 상기 내화성 금속 실리사이드층에 접속된 제 2 전기적 도전성 배선을 포함하는 반도체 집적 회로 장치.
- 제 1 항에 있어서,상기 상호접속 배선은 상기 제 1 및 제 2 전계 효과 트랜지스터군에서 상기 신호 배선에 전기적으로 접속되지 않는 반도체 집적 회로 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP97-137327 | 1997-05-27 | ||
| JP9137327A JPH10335613A (ja) | 1997-05-27 | 1997-05-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980086487A KR19980086487A (ko) | 1998-12-05 |
| KR100306335B1 true KR100306335B1 (ko) | 2001-11-15 |
Family
ID=15196089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980002361A KR100306335B1 (ko) | 1997-05-27 | 1998-01-26 | 반도체집적회로장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5994726A (ko) |
| JP (1) | JPH10335613A (ko) |
| KR (1) | KR100306335B1 (ko) |
| DE (1) | DE19752014C2 (ko) |
| TW (1) | TW398077B (ko) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1140736A (ja) * | 1997-07-16 | 1999-02-12 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JP3209972B2 (ja) * | 1999-01-14 | 2001-09-17 | 沖電気工業株式会社 | 半導体集積回路装置 |
| US6329670B1 (en) * | 1999-04-06 | 2001-12-11 | Micron Technology, Inc. | Conductive material for integrated circuit fabrication |
| DE10126566C1 (de) | 2001-05-31 | 2002-12-05 | Infineon Technologies Ag | Integrierte Schaltung |
| JP2007173474A (ja) * | 2005-12-21 | 2007-07-05 | Oki Electric Ind Co Ltd | ゲートアレイ |
| JP5230593B2 (ja) * | 2009-12-25 | 2013-07-10 | パナソニック株式会社 | 半導体装置及びその設計方法 |
| FR2968128B1 (fr) * | 2010-11-26 | 2013-01-04 | St Microelectronics Sa | Cellule precaracterisee pour circuit intégré |
| US9972624B2 (en) | 2013-08-23 | 2018-05-15 | Qualcomm Incorporated | Layout construction for addressing electromigration |
| US9786663B2 (en) | 2013-08-23 | 2017-10-10 | Qualcomm Incorporated | Layout construction for addressing electromigration |
| KR102178732B1 (ko) * | 2013-12-20 | 2020-11-13 | 삼성전자주식회사 | 반도체 소자 |
| US9748246B2 (en) | 2014-11-06 | 2017-08-29 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuits having contacts spaced apart from active regions |
| US9583493B2 (en) | 2015-04-08 | 2017-02-28 | Samsung Electronics Co., Ltd. | Integrated circuit and semiconductor device |
| KR102342851B1 (ko) | 2015-08-17 | 2021-12-23 | 삼성전자주식회사 | 반도체 칩, 테스트 시스템 및 반도체 칩의 테스트 방법 |
| US9953977B1 (en) | 2017-04-13 | 2018-04-24 | International Business Machines Corporation | FinFET semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02288361A (ja) * | 1989-04-28 | 1990-11-28 | Seiko Epson Corp | 半導体装置 |
| JPH06140588A (ja) * | 1992-04-28 | 1994-05-20 | Nec Corp | 半導体集積回路 |
| JPH077141A (ja) * | 1993-03-05 | 1995-01-10 | Sgs Thomson Microelectron Inc | サリサイドパワー分布を有するベーシックゲートアレイセル |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111347A (ja) * | 1981-12-24 | 1983-07-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS6341048A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 標準セル方式大規模集積回路 |
| JPS6364337A (ja) * | 1986-09-05 | 1988-03-22 | Hitachi Ltd | 半導体集積回路装置 |
| US4923822A (en) * | 1989-05-22 | 1990-05-08 | Hewlett-Packard Company | Method of fabricating a semiconductor device by capping a conductive layer with a nitride layer |
| JP2720104B2 (ja) * | 1990-09-04 | 1998-02-25 | 三菱電機株式会社 | 半導体集積回路装置のメモリセル回路 |
| JPH04237165A (ja) * | 1991-01-21 | 1992-08-25 | Olympus Optical Co Ltd | Ｃｍｏｓゲートアレイ及びその製造方法 |
| JPH06140607A (ja) * | 1992-10-28 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1997
- 1997-05-27 JP JP9137327A patent/JPH10335613A/ja active Pending
- 1997-10-30 US US08/961,142 patent/US5994726A/en not_active Expired - Lifetime
- 1997-11-18 TW TW086117181A patent/TW398077B/zh not_active IP Right Cessation
- 1997-11-24 DE DE19752014A patent/DE19752014C2/de not_active Expired - Lifetime
-
1998
- 1998-01-26 KR KR1019980002361A patent/KR100306335B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02288361A (ja) * | 1989-04-28 | 1990-11-28 | Seiko Epson Corp | 半導体装置 |
| JPH06140588A (ja) * | 1992-04-28 | 1994-05-20 | Nec Corp | 半導体集積回路 |
| JPH077141A (ja) * | 1993-03-05 | 1995-01-10 | Sgs Thomson Microelectron Inc | サリサイドパワー分布を有するベーシックゲートアレイセル |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19752014C2 (de) | 2002-08-29 |
| TW398077B (en) | 2000-07-11 |
| JPH10335613A (ja) | 1998-12-18 |
| KR19980086487A (ko) | 1998-12-05 |
| DE19752014A1 (de) | 1998-12-03 |
| US5994726A (en) | 1999-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5929469A (en) | Contact holes of a different pitch in an application specific integrated circuit | |
| KR100375753B1 (ko) | 반도체 소자의 파워/그라운드 금속 경로 설정 | |
| US6594813B1 (en) | Cell architecture with local interconnect and method for making same | |
| JP3577131B2 (ja) | ＢｉＣＭＯＳおよびＣＭＯＳゲートアレイ用の基本セル | |
| KR100306335B1 (ko) | 반도체집적회로장치 | |
| US6765245B2 (en) | Gate array core cell for VLSI ASIC devices | |
| US7492569B2 (en) | Capacitor cell, semiconductor device and process for manufacturing the same | |
| US6987293B2 (en) | Semiconductor integrated circuit device and standard cell placement design method | |
| US4851892A (en) | Standard cell array having fake gate for isolating devices from supply voltages | |
| EP0379330A2 (en) | Integrated circuit gate array | |
| US20100155783A1 (en) | Standard Cell Architecture and Methods with Variable Design Rules | |
| US6800883B2 (en) | CMOS basic cell and method for fabricating semiconductor integrated circuit using the same | |
| US7365376B2 (en) | Semiconductor integrated circuit | |
| EP1065721A2 (en) | Standard cells and method for placing and routing thereof | |
| US8803202B2 (en) | Layout methods of integrated circuits having unit MOS devices | |
| JPH077143A (ja) | 二重バッファベースゲートアレイセル | |
| JP2004040042A (ja) | 半導体記憶装置 | |
| US5671397A (en) | Sea-of-cells array of transistors | |
| US7747976B2 (en) | Semiconductor cell with power layout not contacting sides of its rectangular boundary and semiconductor circuit utilizing semiconductor cells | |
| JP3917683B2 (ja) | 半導体集積回路装置 | |
| US7245019B2 (en) | Semiconductor device with improved wiring arrangement utilizing a projecting portion and a method of manufacturing the same | |
| JP2009272340A (ja) | 半導体集積回路 | |
| US5773855A (en) | Microelectronic circuit including silicided field-effect transistor elements that bifunction as interconnects | |
| EP1009031B1 (en) | Semiconductor integrated circuit device and method of producing the same | |
| JP4074682B2 (ja) | プログラマブルポリシリコンゲートアレイ構造及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070723 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |