JPH04237165A - Ｃｍｏｓゲートアレイ及びその製造方法 - Google Patents
Ｃｍｏｓゲートアレイ及びその製造方法Info
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- JPH04237165A JPH04237165A JP3019127A JP1912791A JPH04237165A JP H04237165 A JPH04237165 A JP H04237165A JP 3019127 A JP3019127 A JP 3019127A JP 1912791 A JP1912791 A JP 1912791A JP H04237165 A JPH04237165 A JP H04237165A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、内部ロジックセル部
と周辺入出力部をそれぞれＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタで構成したマスタースライス方式の
ＣＭＯＳゲートアレイ及びその製造方法に関する。
と周辺入出力部をそれぞれＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタで構成したマスタースライス方式の
ＣＭＯＳゲートアレイ及びその製造方法に関する。
【０００２】
【従来の技術】従来、マスタースライス方式のＣＭＯＳ
ゲートアレイは、大規模，高集積化に伴い、内部ロジッ
クセル自体も小型化されている。例えば特開昭５４−９
３３７５号には、図５に示すような構成のものが開示さ
れている。すなわちＰ型拡散領域１０２ とＮ型拡散領
域１０３ と、各拡散領域１０２， １０３に共通に配
置されたゲート電極用の２本のポリシリコン層１０１
とで、ソースあるいはドレイン領域を共有するそれぞれ
２個のＰＭＯＳトランジスタとＮＭＯＳトランジスタで
あって、且つ各ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタのゲート電極を共通に接続したものを形成し、電
源用メタル配線１０４ をＰＭＯＳトランジスタのソー
ス及びドレイン拡散領域１０２ 上に、また接地用メタ
ル配線１０５ をＮＭＯＳトランジスタのソース及びド
レイン拡散領域１０３ 上に形成して内部ロジックセル
を構成している。
ゲートアレイは、大規模，高集積化に伴い、内部ロジッ
クセル自体も小型化されている。例えば特開昭５４−９
３３７５号には、図５に示すような構成のものが開示さ
れている。すなわちＰ型拡散領域１０２ とＮ型拡散領
域１０３ と、各拡散領域１０２， １０３に共通に配
置されたゲート電極用の２本のポリシリコン層１０１
とで、ソースあるいはドレイン領域を共有するそれぞれ
２個のＰＭＯＳトランジスタとＮＭＯＳトランジスタで
あって、且つ各ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタのゲート電極を共通に接続したものを形成し、電
源用メタル配線１０４ をＰＭＯＳトランジスタのソー
ス及びドレイン拡散領域１０２ 上に、また接地用メタ
ル配線１０５ をＮＭＯＳトランジスタのソース及びド
レイン拡散領域１０３ 上に形成して内部ロジックセル
を構成している。
【０００３】
【発明が解決しようとする課題】ところでマスタースラ
イス方式のＣＭＯＳゲートアレイにおいては、通常メタ
ル配線工程前までの素子を予め形成してマスターウェハ
ーを構成しているので、各ＭＯＳトランジスタのソース
及びドレイン拡散領域のコンタクト部分は、電源用メタ
ル配線及び接地用メタル配線から予めある一定の距離を
離して配置しておき、メタル配線工程において必要に応
じてコンタクト部分と電源用メタル配線及び接地用メタ
ル配線とを接続するようにしている。したがって内部ロ
ジックセルのソース・ドレイン拡散領域におけるコンタ
クト部分の配置可能な領域１０６ は、図６に示すよう
に制限される。
イス方式のＣＭＯＳゲートアレイにおいては、通常メタ
ル配線工程前までの素子を予め形成してマスターウェハ
ーを構成しているので、各ＭＯＳトランジスタのソース
及びドレイン拡散領域のコンタクト部分は、電源用メタ
ル配線及び接地用メタル配線から予めある一定の距離を
離して配置しておき、メタル配線工程において必要に応
じてコンタクト部分と電源用メタル配線及び接地用メタ
ル配線とを接続するようにしている。したがって内部ロ
ジックセルのソース・ドレイン拡散領域におけるコンタ
クト部分の配置可能な領域１０６ は、図６に示すよう
に制限される。
【０００４】上記のように電源用メタル配線１０４ 及
び接地用メタル配線１０５ の直下では、ソース・ドレ
イン拡散領域に対するコンタクト部分を配置できないの
で、寄生抵抗が存在する。これに伴い、この寄生抵抗と
これに接続される容量で決定される時定数による伝搬時
間の遅延が、ＣＭＯＳゲートアレイ性能に悪影響を及ぼ
す恐れがある。
び接地用メタル配線１０５ の直下では、ソース・ドレ
イン拡散領域に対するコンタクト部分を配置できないの
で、寄生抵抗が存在する。これに伴い、この寄生抵抗と
これに接続される容量で決定される時定数による伝搬時
間の遅延が、ＣＭＯＳゲートアレイ性能に悪影響を及ぼ
す恐れがある。
【０００５】本発明は、従来のＣＭＯＳゲートアレイに
おける上記問題点を解消するためになされたもので、電
源用メタル配線及び接地用メタル配線のレイアウトに依
存することなく、寄生拡散抵抗を小さくし、時定数によ
る伝搬時間の遅延を抑えるようにしたＣＭＯＳゲートア
レイ及びその製造方法を提供することを目的とする。
おける上記問題点を解消するためになされたもので、電
源用メタル配線及び接地用メタル配線のレイアウトに依
存することなく、寄生拡散抵抗を小さくし、時定数によ
る伝搬時間の遅延を抑えるようにしたＣＭＯＳゲートア
レイ及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、内部ロジックセル部と周辺入出
力部を、それぞれＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタで構成したＣＭＯＳゲートアレイにおいて、
少なくとも内部ロジックセル部のＰＭＯＳトランジスタ
のソース・ドレイン拡散領域の表面の一部にシリサイド
層を設けるものである。
決するため、本発明は、内部ロジックセル部と周辺入出
力部を、それぞれＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタで構成したＣＭＯＳゲートアレイにおいて、
少なくとも内部ロジックセル部のＰＭＯＳトランジスタ
のソース・ドレイン拡散領域の表面の一部にシリサイド
層を設けるものである。
【０００７】このようにソース・ドレイン拡散領域の表
面の一部にシリサイド層を形成することにより、拡散領
域の表面は数Ω／□以下になり、コンタクトの位置には
依存せずに拡散領域の低抵抗化が計られ、これに伴い時
定数による伝搬時間の遅延は大幅に改善される。
面の一部にシリサイド層を形成することにより、拡散領
域の表面は数Ω／□以下になり、コンタクトの位置には
依存せずに拡散領域の低抵抗化が計られ、これに伴い時
定数による伝搬時間の遅延は大幅に改善される。
【０００８】また本発明に係るＣＭＯＳゲートアレイの
製造方法は、少なくとも内部ロジックセル部のＰＭＯＳ
トランジスタのソース・ドレイン拡散領域の表面の一部
をレジストパターンにより選択的に露出させ、高融点金
属を堆積して熱処理を行い、ソース・ドレイン拡散領域
の表面の一部をシリサイド化してシリサイド層を形成す
ることを特徴とするものである。これにより拡散領域の
低抵抗化を計るためのシリサイド層を容易に形成するこ
とができる。
製造方法は、少なくとも内部ロジックセル部のＰＭＯＳ
トランジスタのソース・ドレイン拡散領域の表面の一部
をレジストパターンにより選択的に露出させ、高融点金
属を堆積して熱処理を行い、ソース・ドレイン拡散領域
の表面の一部をシリサイド化してシリサイド層を形成す
ることを特徴とするものである。これにより拡散領域の
低抵抗化を計るためのシリサイド層を容易に形成するこ
とができる。
【０００９】
【実施例】次に実施例について説明する。図１は、本発
明に係るＣＭＯＳゲートアレイの第１実施例の一部を示
す断面図であり、図２及び図３はＰＭＯＳトランジスタ
部分の製造工程の一部を示す断面図である。まずＰ型シ
リコン基板１にＮウェル領域２とＰウェル領域３をイオ
ン注入で選択的に形成する。次に周知の選択酸化法によ
りフィールド酸化膜４を形成した後、ＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタのゲート部となるポリシ
リコン層５を形成する。次にフォトリソグラフィー技術
でＰＭＯＳトランジスタのソース・ドレイン領域を構成
するＰ＋ 拡散領域６を形成し、同様にＮＭＯＳトラン
ジスタのソース・ドレイン領域を構成するＮ＋ 拡散領
域７を形成する。次に全面にＳｉＯ２ 膜１１を形成し
たのち、図２に示すように、各ＭＯＳトランジスタの拡
散領域６，７のＳｉ表面をレジストパターン８により選
択的に露出させる。続いて図３に示すように、Ｍｏ，
Ｗ等の高融点金属層９を堆積し熱処理することによって
、拡散領域６，７の露出部分をシリサイド化してシリサ
イド層１０を形成する。次に酸処理により高融点金属層
９を除去して再度ＳｉＯ２ 膜１１を形成する。最後に
コンタクト用の窓開けを行った後、メタライゼーション
を行いアルミニウム層１２を形成し、ゲートアレイのマ
スターウェハーを完成する。 上記拡散領域のシリサイド層１０により、内部ロジック
セルの電源用メタル配線及び接地用メタル配線の直下の
拡散領域の寄生拡散抵抗を小さくすることができる。
明に係るＣＭＯＳゲートアレイの第１実施例の一部を示
す断面図であり、図２及び図３はＰＭＯＳトランジスタ
部分の製造工程の一部を示す断面図である。まずＰ型シ
リコン基板１にＮウェル領域２とＰウェル領域３をイオ
ン注入で選択的に形成する。次に周知の選択酸化法によ
りフィールド酸化膜４を形成した後、ＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタのゲート部となるポリシ
リコン層５を形成する。次にフォトリソグラフィー技術
でＰＭＯＳトランジスタのソース・ドレイン領域を構成
するＰ＋ 拡散領域６を形成し、同様にＮＭＯＳトラン
ジスタのソース・ドレイン領域を構成するＮ＋ 拡散領
域７を形成する。次に全面にＳｉＯ２ 膜１１を形成し
たのち、図２に示すように、各ＭＯＳトランジスタの拡
散領域６，７のＳｉ表面をレジストパターン８により選
択的に露出させる。続いて図３に示すように、Ｍｏ，
Ｗ等の高融点金属層９を堆積し熱処理することによって
、拡散領域６，７の露出部分をシリサイド化してシリサ
イド層１０を形成する。次に酸処理により高融点金属層
９を除去して再度ＳｉＯ２ 膜１１を形成する。最後に
コンタクト用の窓開けを行った後、メタライゼーション
を行いアルミニウム層１２を形成し、ゲートアレイのマ
スターウェハーを完成する。 上記拡散領域のシリサイド層１０により、内部ロジック
セルの電源用メタル配線及び接地用メタル配線の直下の
拡散領域の寄生拡散抵抗を小さくすることができる。
【００１０】図４に第２実施例の概略平面図を示す。こ
の実施例は、ＣＭＯＳゲートアレイのＰＭＯＳトランジ
スタ部分の拡散領域にのみシリサイド層を形成したもの
である。図において、２１はポリシリコン層、２２はＰ
型拡散領域、２３はＮ型拡散領域、２４はＰ型拡散領域
２２の一部をシリサイド化して形成したシリサイド層、
２５は電源用アルミニウム配線、２６は接地用アルミニ
ウム配線、２７は拡散領域接続用アルミニウム電極、２
８はコンタクトである。
の実施例は、ＣＭＯＳゲートアレイのＰＭＯＳトランジ
スタ部分の拡散領域にのみシリサイド層を形成したもの
である。図において、２１はポリシリコン層、２２はＰ
型拡散領域、２３はＮ型拡散領域、２４はＰ型拡散領域
２２の一部をシリサイド化して形成したシリサイド層、
２５は電源用アルミニウム配線、２６は接地用アルミニ
ウム配線、２７は拡散領域接続用アルミニウム電極、２
８はコンタクトである。
【００１１】上記のように、この実施例では内部ロジッ
クセル用のＣＭＯＳトランジスタのうちＰＭＯＳトラン
ジスタに限定して、そのソース及びドレイン領域を構成
するＰ型拡散領域２２の表面の一部を選択的にシリサイ
ド化してシリサイド層２４を形成する。立ち上がり時間
と立ち下がり時間をできるだけ同じにするために、ＰＭ
ＯＳトランジスタのゲート幅をＮＭＯＳトランジスタに
比べて大きくした場合、この実施例を適用することによ
りＰＭＯＳトランジスタの拡散抵抗がＮＭＯＳトランジ
スタに比べて大きくなるのを抑制できる効果が得られる
。
クセル用のＣＭＯＳトランジスタのうちＰＭＯＳトラン
ジスタに限定して、そのソース及びドレイン領域を構成
するＰ型拡散領域２２の表面の一部を選択的にシリサイ
ド化してシリサイド層２４を形成する。立ち上がり時間
と立ち下がり時間をできるだけ同じにするために、ＰＭ
ＯＳトランジスタのゲート幅をＮＭＯＳトランジスタに
比べて大きくした場合、この実施例を適用することによ
りＰＭＯＳトランジスタの拡散抵抗がＮＭＯＳトランジ
スタに比べて大きくなるのを抑制できる効果が得られる
。
【００１２】上記各実施例は、本発明をＣＭＯＳゲート
アレイの内部ロジックセル部に適用したものを示したが
、本発明の適用は内部ロジックセルに限定されるもので
はなく、周辺の入出力部にも適用でき、サイズの大きい
トランジスタの拡散抵抗の低抵抗化を計ることができる
。
アレイの内部ロジックセル部に適用したものを示したが
、本発明の適用は内部ロジックセルに限定されるもので
はなく、周辺の入出力部にも適用でき、サイズの大きい
トランジスタの拡散抵抗の低抵抗化を計ることができる
。
【００１３】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、ＣＭＯＳゲートアレイにおいて、少な
くともＰＭＯＳトランジスタのソース・ドレイン拡散領
域の表面の一部にシリサイド層を設けたので、電源用メ
タル配線及び接地用メタル配線のレイアウトに依存する
ことなく、寄生拡散抵抗を小さくし、時定数による伝搬
時間の遅延を抑えることができる。
本発明によれば、ＣＭＯＳゲートアレイにおいて、少な
くともＰＭＯＳトランジスタのソース・ドレイン拡散領
域の表面の一部にシリサイド層を設けたので、電源用メ
タル配線及び接地用メタル配線のレイアウトに依存する
ことなく、寄生拡散抵抗を小さくし、時定数による伝搬
時間の遅延を抑えることができる。
【図１】本発明に係るＣＭＯＳゲートアレイの第１実施
例の一部を示す断面図である。
例の一部を示す断面図である。
【図２】図１に示す実施例の一部の製造工程を示す断面
図である。
図である。
【図３】図２の工程に続く製造工程を示す断面図である
。
。
【図４】本発明の第２実施例を示す概略平面図である。
【図５】従来のＣＭＯＳゲートアレイの構成例を示す概
略平面図である。
略平面図である。
【図６】図５に示した従来例における拡散領域接続用コ
ンタクトの配置可能領域を示す図である。
ンタクトの配置可能領域を示す図である。
１ Ｐ型シリコン基板
２ Ｎウェル領域
３ Ｐウェル領域
４ フィールド酸化膜
５ ポリシリコン層
６ Ｐ＋ 拡散層
７ Ｎ＋ 拡散層
８ レジストパターン
９ 高融点金属層
１０ シリサイド層
１１ ＳｉＯ２ 膜
１２ アルミニウム層
Claims (2)
- 【請求項１】 内部ロジックセル部と周辺入出力部を
、それぞれＰＭＯＳトランジスタ及びＮＭＯＳトランジ
スタで構成したＣＭＯＳゲートアレイにおいて、少なく
とも内部ロジックセル部のＰＭＯＳトランジスタのソー
ス・ドレイン拡散領域の表面の一部にシリサイド層を設
けたことを特徴とするＣＭＯＳゲートアレイ。 - 【請求項２】 内部ロジックセル部と周辺入出力部を
、それぞれＰＭＯＳトランジスタ及びＮＭＯＳトランジ
スタで構成するＣＭＯＳゲートアレイの製造方法におい
て、少なくとも内部ロジックセル部のＰＭＯＳトランジ
スタのソース・ドレイン拡散領域の表面の一部をレジス
トパターンにより選択的に露出させ、高融点金属を堆積
して熱処理を行い、ソース・ドレイン拡散領域の表面の
一部をシリサイド化してシリサイド層を形成することを
特徴とするＣＭＯＳゲートアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019127A JPH04237165A (ja) | 1991-01-21 | 1991-01-21 | Ｃｍｏｓゲートアレイ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019127A JPH04237165A (ja) | 1991-01-21 | 1991-01-21 | Ｃｍｏｓゲートアレイ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237165A true JPH04237165A (ja) | 1992-08-25 |
Family
ID=11990799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019127A Withdrawn JPH04237165A (ja) | 1991-01-21 | 1991-01-21 | Ｃｍｏｓゲートアレイ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994726A (en) * | 1997-05-27 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor array including refractory metal silicide interconnection layer |
-
1991
- 1991-01-21 JP JP3019127A patent/JPH04237165A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994726A (en) * | 1997-05-27 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor array including refractory metal silicide interconnection layer |
| DE19752014C2 (de) * | 1997-05-27 | 2002-08-29 | Mitsubishi Electric Corp | Integrierte Halbleiterschaltungsanordnung, insbesondere Gate-Array |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |