JP2702427B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2702427B2 JP2702427B2 JP6322683A JP32268394A JP2702427B2 JP 2702427 B2 JP2702427 B2 JP 2702427B2 JP 6322683 A JP6322683 A JP 6322683A JP 32268394 A JP32268394 A JP 32268394A JP 2702427 B2 JP2702427 B2 JP 2702427B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置およ
びその製造方法に係わり、特に絶縁ゲート電界効果トラ
ンジスタ（以下、ＭＯＳトラジスタ、と称す）のバルク
電位すなわち基板電位を与える構造およびその製造方法
に関する。
びその製造方法に係わり、特に絶縁ゲート電界効果トラ
ンジスタ（以下、ＭＯＳトラジスタ、と称す）のバルク
電位すなわち基板電位を与える構造およびその製造方法
に関する。
【０００２】
【従来の技術】半導体集積回路をＣＭＯＳにより構成す
るためには、第１導電型のシリコン基板に第１導電型と
逆の導電型である第２導電型の深い接合領域（以下、ウ
エル、と称す）を形成し、このウエル内に第１導電型チ
ャネルのＭＯＳトランジスタを形成し、ウエル外の第１
導電型のシリコン基板領域に第２導電型チャネルのＭＯ
Ｓトランジスタを形成する。そしてウエルおよびシリコ
ン基板領域は、それぞれのＭＯＳトランジスタの基板電
位を与えるために電源電位に固定する必要がある。この
ように基板電位を与えるために電源電位に固定すること
は、ＣＭＯＳ構成でないＭＯＳトランジスタの場合も同
様である。
るためには、第１導電型のシリコン基板に第１導電型と
逆の導電型である第２導電型の深い接合領域（以下、ウ
エル、と称す）を形成し、このウエル内に第１導電型チ
ャネルのＭＯＳトランジスタを形成し、ウエル外の第１
導電型のシリコン基板領域に第２導電型チャネルのＭＯ
Ｓトランジスタを形成する。そしてウエルおよびシリコ
ン基板領域は、それぞれのＭＯＳトランジスタの基板電
位を与えるために電源電位に固定する必要がある。この
ように基板電位を与えるために電源電位に固定すること
は、ＣＭＯＳ構成でないＭＯＳトランジスタの場合も同
様である。
【０００３】図６は従来技術のＣＭＯＳを示す断面図で
ある。Ｐ型シリコン基板１にＮ型ウエル２を形成し、基
板主面にトランジスタ形成領域を区画するシリコン酸化
膜、すなわちフィ−ルド絶縁膜５を選択的熱酸化法（通
常ＬＯＣＯＳ法といわれている）で形成している。
ある。Ｐ型シリコン基板１にＮ型ウエル２を形成し、基
板主面にトランジスタ形成領域を区画するシリコン酸化
膜、すなわちフィ−ルド絶縁膜５を選択的熱酸化法（通
常ＬＯＣＯＳ法といわれている）で形成している。
【０００４】ＰチャネルＭＯＳトランジスタは、Ｎウエ
ル（Ｎ型領域）２に形成されたＰ型ドレイン領域４１、
Ｐ型ソース領域４２、Ｎ+ 型コンタクト領域４３を有
し、Ｐ型ソースおよびドレイン領域４２，４１間のチャ
ネル領域上にシリコン酸化膜からなるゲート絶縁膜１１
を介して、熱酸化シリコン膜１２で被覆されたポリシリ
コンゲート電極８が形成されている。
ル（Ｎ型領域）２に形成されたＰ型ドレイン領域４１、
Ｐ型ソース領域４２、Ｎ+ 型コンタクト領域４３を有
し、Ｐ型ソースおよびドレイン領域４２，４１間のチャ
ネル領域上にシリコン酸化膜からなるゲート絶縁膜１１
を介して、熱酸化シリコン膜１２で被覆されたポリシリ
コンゲート電極８が形成されている。
【０００５】ＮチャネルＭＯＳトランジスタは、シリコ
ン基板１のＰ型領域１Ａに形成されたＮ型ドレイン領域
５１、Ｎ型ソース領域５２、Ｐ+ 型コンタクト領域５３
を有し、Ｎ型ソースおよびドレイン領域５２，５１間の
チャネル領域上にゲート絶縁膜１１を介して、熱酸化シ
リコン膜１２で被覆されたポリシリコンゲート電極８が
形成されている。
ン基板１のＰ型領域１Ａに形成されたＮ型ドレイン領域
５１、Ｎ型ソース領域５２、Ｐ+ 型コンタクト領域５３
を有し、Ｎ型ソースおよびドレイン領域５２，５１間の
チャネル領域上にゲート絶縁膜１１を介して、熱酸化シ
リコン膜１２で被覆されたポリシリコンゲート電極８が
形成されている。
【０００６】そして全体的にシリコン酸化膜等の層間絶
縁膜６で被覆し、この層間絶縁膜６に各領域に達するコ
ンタクト孔３７を形成し、コンタクト孔３７を通して、
ＰチャネルＭＯＳトランジスタのＰ型ソース領域４２と
Ｎ+ 型コンタクト領域４３とを電極配線層３４により共
通接続し、ＮチャネルＭＯＳトランジスタのＮ型ソース
領域５２とＰ+ 型コンタクト領域５３とを電極配線層３
５により共通接続し、同様にＰチャネルＭＯＳトランジ
スタのＰ型ドレイン領域４１とＮチャネルＭＯＳトラン
ジスタのＮ型ドレイン領域５１とを電極配線層３６によ
り共通接続している。
縁膜６で被覆し、この層間絶縁膜６に各領域に達するコ
ンタクト孔３７を形成し、コンタクト孔３７を通して、
ＰチャネルＭＯＳトランジスタのＰ型ソース領域４２と
Ｎ+ 型コンタクト領域４３とを電極配線層３４により共
通接続し、ＮチャネルＭＯＳトランジスタのＮ型ソース
領域５２とＰ+ 型コンタクト領域５３とを電極配線層３
５により共通接続し、同様にＰチャネルＭＯＳトランジ
スタのＰ型ドレイン領域４１とＮチャネルＭＯＳトラン
ジスタのＮ型ドレイン領域５１とを電極配線層３６によ
り共通接続している。
【０００７】電極配線層３４は高電位側の電源電位、例
えばプラス電位ＶDDラインに接続されているからＮウエ
ル２にはＮ+ 型コンタクト領域４３を通してプラス電位
ＶDDが印加されＰチャネルＭＯＳトランジスタの基板電
位はこの電源電位に固定される。
えばプラス電位ＶDDラインに接続されているからＮウエ
ル２にはＮ+ 型コンタクト領域４３を通してプラス電位
ＶDDが印加されＰチャネルＭＯＳトランジスタの基板電
位はこの電源電位に固定される。
【０００８】電極配線層３５は低電位側の電源電位、例
えばマイナス電位ＶSSラインもしくは接地ラインに接続
されているからシリコン基板１のＰ型領域１ＡにはＰ+
型コンタクト領域５３を通してマイナス電位ＶDDもしく
は接地電位が印加されＮチャネルＭＯＳトランジスタの
基板電位はこの電源電位に固定される。
えばマイナス電位ＶSSラインもしくは接地ラインに接続
されているからシリコン基板１のＰ型領域１ＡにはＰ+
型コンタクト領域５３を通してマイナス電位ＶDDもしく
は接地電位が印加されＮチャネルＭＯＳトランジスタの
基板電位はこの電源電位に固定される。
【０００９】そして両ＭＯＳトランジスタのポリシリコ
ンゲート電極８，８は共通接続されてここに入力信号が
インプットされ、電源配線層３６が出力節点に接続され
てここから出力信号がアウトプットされる。
ンゲート電極８，８は共通接続されてここに入力信号が
インプットされ、電源配線層３６が出力節点に接続され
てここから出力信号がアウトプットされる。
【００１０】しかしながら上記ＣＭＯＳ構成では、Ｐチ
ャネルＭＯＳトランジスタに基板電位を与えるＮ+ 型コ
ンタクト領域４３を必要としかつこの領域４３はＰ型ソ
ース領域４２とフィ−ルド絶縁膜５を間に挟んで離間し
ており、同様にＮチャネルＭＯＳトランジスタに基板電
位を与えるＰ+ 型コンタクト領域５３を必要としかつこ
の領域５３もＮ型ソース領域５２とフィ−ルド絶縁膜５
を間に挟んで離間しているから集積度の向上に支障を生
じる。
ャネルＭＯＳトランジスタに基板電位を与えるＮ+ 型コ
ンタクト領域４３を必要としかつこの領域４３はＰ型ソ
ース領域４２とフィ−ルド絶縁膜５を間に挟んで離間し
ており、同様にＮチャネルＭＯＳトランジスタに基板電
位を与えるＰ+ 型コンタクト領域５３を必要としかつこ
の領域５３もＮ型ソース領域５２とフィ−ルド絶縁膜５
を間に挟んで離間しているから集積度の向上に支障を生
じる。
【００１１】このために図７に示すようなＣＭＯＳが、
例えば特開昭６１−８９６９号公報に開示されている。
尚、図７において図６と同一もしくは類似の箇所は同じ
符号で示してある。
例えば特開昭６１−８９６９号公報に開示されている。
尚、図７において図６と同一もしくは類似の箇所は同じ
符号で示してある。
【００１２】図７のＣＭＯＳでは、ＰチャネルＭＯＳト
ランジスタのＰ型ソース領域４２を貫通してＮウエル２
の内部に入り込むコンタクト孔６８を形成し、同様にＮ
チャネルＭＯＳトランジスタのＮ型ソース領域５２を貫
通してシリコン基板１のＰ型領域１Ａの内部に入り込む
コンタクト孔６８を形成し、電極配線層３４および３５
がこれらコンタクト孔６８，６８をそれぞれ充填して形
成されている。
ランジスタのＰ型ソース領域４２を貫通してＮウエル２
の内部に入り込むコンタクト孔６８を形成し、同様にＮ
チャネルＭＯＳトランジスタのＮ型ソース領域５２を貫
通してシリコン基板１のＰ型領域１Ａの内部に入り込む
コンタクト孔６８を形成し、電極配線層３４および３５
がこれらコンタクト孔６８，６８をそれぞれ充填して形
成されている。
【００１３】このようにすればコンタクト孔６８に充填
された電極配線層を通してそれぞれの基板電位をＮウエ
ル内部およびＰ型領域１Ａ内部に供給することができ、
図６のＮ+ 型コンタクト領域４３およびＰ+ 型コンタク
ト領域５３を省略することができるからそれだけ集積度
を向上させれことができる。
された電極配線層を通してそれぞれの基板電位をＮウエ
ル内部およびＰ型領域１Ａ内部に供給することができ、
図６のＮ+ 型コンタクト領域４３およびＰ+ 型コンタク
ト領域５３を省略することができるからそれだけ集積度
を向上させれことができる。
【００１４】次に図８を参照して図７の従来技術の製造
方法を説明する。
方法を説明する。
【００１５】まず図８（Ａ）において、Ｐ型シリコン基
板１内にＮウエル２を形成し、選択酸化法でフィ−ルド
絶縁膜５を形成してトランジスタ形成領域を区画する。
ここでフィ−ルド絶縁膜５の下に寄生チャネルの発生を
防止するチャネルストッパー領域を形成することもでき
る。その後、ゲート絶縁膜１１およびポリシリコンゲー
ト電極８を形成し、ポリシリコンゲート電極８の表面を
熱酸化により形成されたシリコン酸化膜１２で被覆す
る。そしてポリシリコンゲート電極８およびフィ−ルド
絶縁膜５をマスクにして、Ｎウエル２内にＰチャネルＭ
ＯＳトランジスタのＰ型ドレイン領域４１およびＰ型ソ
ース領域４２を形成し、シリコン基板１のＰ型領域１Ａ
内にＮチャネルＭＯＳトランジスタのＮ型ドレイン領域
５１およびＮ型ソース領域５２を形成する。
板１内にＮウエル２を形成し、選択酸化法でフィ−ルド
絶縁膜５を形成してトランジスタ形成領域を区画する。
ここでフィ−ルド絶縁膜５の下に寄生チャネルの発生を
防止するチャネルストッパー領域を形成することもでき
る。その後、ゲート絶縁膜１１およびポリシリコンゲー
ト電極８を形成し、ポリシリコンゲート電極８の表面を
熱酸化により形成されたシリコン酸化膜１２で被覆す
る。そしてポリシリコンゲート電極８およびフィ−ルド
絶縁膜５をマスクにして、Ｎウエル２内にＰチャネルＭ
ＯＳトランジスタのＰ型ドレイン領域４１およびＰ型ソ
ース領域４２を形成し、シリコン基板１のＰ型領域１Ａ
内にＮチャネルＭＯＳトランジスタのＮ型ドレイン領域
５１およびＮ型ソース領域５２を形成する。
【００１６】次に図８（Ｂ）において、シリコン酸化膜
からなる層間絶縁膜６を全面に形成し、その上に両ソー
ス領域４２，５２上に開口８２Ａ，８２Ａおよび両ドレ
イン領域４１，５１上に開口８２Ｂ，８２Ｂを有する第
１のフォトレジストパターン８１を形成する。
からなる層間絶縁膜６を全面に形成し、その上に両ソー
ス領域４２，５２上に開口８２Ａ，８２Ａおよび両ドレ
イン領域４１，５１上に開口８２Ｂ，８２Ｂを有する第
１のフォトレジストパターン８１を形成する。
【００１７】次に図８（Ｃ）において、第１のフォトレ
ジストパターン８１をマスクにして層間絶縁膜６を選択
的にエッチング除去し、開口８２Ａ，８２Ａ下の両ソー
ス領域４２，５２の表面に達するコンタクト孔の上部分
６８′，６８′をそれぞれ形成し、開口８２Ｂ，８２Ｂ
下の両ドレイン領域４１，５１の表面に達するコンタク
ト孔３７，３７をそれぞれ形成する。
ジストパターン８１をマスクにして層間絶縁膜６を選択
的にエッチング除去し、開口８２Ａ，８２Ａ下の両ソー
ス領域４２，５２の表面に達するコンタクト孔の上部分
６８′，６８′をそれぞれ形成し、開口８２Ｂ，８２Ｂ
下の両ドレイン領域４１，５１の表面に達するコンタク
ト孔３７，３７をそれぞれ形成する。
【００１８】次に図８（Ｄ）において、第１のフォトレ
ジストパターン８１を除去した後、第２のフォトレジス
トパターン９１を新たに形成する。この第２のフォトレ
ジストパターン９１は層間絶縁膜６に形成されたコンタ
クト孔３７，３７を充填するが、コンタクト孔の上部分
６８′，６８′上に開口９２Ａ，９２Ａが設けられてい
る。
ジストパターン８１を除去した後、第２のフォトレジス
トパターン９１を新たに形成する。この第２のフォトレ
ジストパターン９１は層間絶縁膜６に形成されたコンタ
クト孔３７，３７を充填するが、コンタクト孔の上部分
６８′，６８′上に開口９２Ａ，９２Ａが設けられてい
る。
【００１９】次に図８（Ｅ）において、第２のフォトレ
ジストパターン９１をマスクにしてシリコン基板を選択
的にエッチング除去する。これによりＰ型ソース領域４
２を貫通してＮウエルの内部に達するコンタクト孔６８
およびＮ型ソース領域５２を貫通してシリコン基板１の
Ｐ型領域１Ａの内部に達するコンタクト孔６８をそれぞ
れ形成する。
ジストパターン９１をマスクにしてシリコン基板を選択
的にエッチング除去する。これによりＰ型ソース領域４
２を貫通してＮウエルの内部に達するコンタクト孔６８
およびＮ型ソース領域５２を貫通してシリコン基板１の
Ｐ型領域１Ａの内部に達するコンタクト孔６８をそれぞ
れ形成する。
【００２０】その後、アルミを堆積しパターニングする
ことにより、両コンタクト孔３７を通して両ドレイン領
域４１，５１に接続する電極配線層３６、コンタクト孔
６８を通してＰ型ソース領域４２およびＮウエル２に接
続する電極配線層３４、コンタクト孔６８を通してＮ型
ソース領域５２およびシリコン基板１のＰ型領域１Ａに
接続する電極配線層３５をそれぞれ形成する。
ことにより、両コンタクト孔３７を通して両ドレイン領
域４１，５１に接続する電極配線層３６、コンタクト孔
６８を通してＰ型ソース領域４２およびＮウエル２に接
続する電極配線層３４、コンタクト孔６８を通してＮ型
ソース領域５２およびシリコン基板１のＰ型領域１Ａに
接続する電極配線層３５をそれぞれ形成する。
【００２１】
【発明が解決しようとする課題】図６に示す従来技術で
は、上記したように、Ｎ+ 型コンタクト領域４３および
Ｐ+ 型コンタクト領域５３の存在により高集積度の半導
体集積回路装置を得ることが困難となる。
は、上記したように、Ｎ+ 型コンタクト領域４３および
Ｐ+ 型コンタクト領域５３の存在により高集積度の半導
体集積回路装置を得ることが困難となる。
【００２２】一方、図７に示す従来技術では、ソース領
域４２，５２の中央部をそれぞれ貫通するコンタクト孔
６８を形成するために、ソース領域４２，５２の面積を
ある一定の値より縮小することができない。したがって
この点が高集積化の制約となる。
域４２，５２の中央部をそれぞれ貫通するコンタクト孔
６８を形成するために、ソース領域４２，５２の面積を
ある一定の値より縮小することができない。したがって
この点が高集積化の制約となる。
【００２３】さらに図７の構造では図８の製造方法で説
明したように、ソース領域をそれぞれ貫通して基板の内
部に達するコンタクト孔６８，６８を形成する際には、
層間絶縁膜６にコンタクト孔６８′，３７を形成した第
１のフォトレジストパターン８１とは別に、第２のフォ
トレジストパターン９１を新たに形成し、この第２のフ
ォトレジストパターン９１により層間絶縁膜６に形成さ
れたコンタクト孔３７，３７を充填してドレイン領域４
１，５１を保護しなければならない。
明したように、ソース領域をそれぞれ貫通して基板の内
部に達するコンタクト孔６８，６８を形成する際には、
層間絶縁膜６にコンタクト孔６８′，３７を形成した第
１のフォトレジストパターン８１とは別に、第２のフォ
トレジストパターン９１を新たに形成し、この第２のフ
ォトレジストパターン９１により層間絶縁膜６に形成さ
れたコンタクト孔３７，３７を充填してドレイン領域４
１，５１を保護しなければならない。
【００２４】このようにコンタクト孔の形成に２回のフ
ォトレジストパターンのＰＲ工程を必要とするから製造
が複雑となり、このために高価な半導体集積回路装置と
なってしまう。
ォトレジストパターンのＰＲ工程を必要とするから製造
が複雑となり、このために高価な半導体集積回路装置と
なってしまう。
【００２５】上記図６乃至図８の従来技術の不都合は、
ソースおよびドレイン領域の表面に低抵抗化のために高
融点シリサイド膜を形成した場合も同様であり、またＣ
ＭＯＳ構成ではなくＮチャネルＭＯＳトランジスタもし
くはＰチャネルＭＯＳトランジスタのみから構成した場
合も同様である。
ソースおよびドレイン領域の表面に低抵抗化のために高
融点シリサイド膜を形成した場合も同様であり、またＣ
ＭＯＳ構成ではなくＮチャネルＭＯＳトランジスタもし
くはＰチャネルＭＯＳトランジスタのみから構成した場
合も同様である。
【００２６】したがって本発明の目的は、集積度を犠牲
にすることなくＭＯＳトランジスタの基板電位を供給す
ることが出来、かつ簡素化された工程で製造することが
可能な半導体集積回路装置およびその製造方法を提供す
ることである。
にすることなくＭＯＳトランジスタの基板電位を供給す
ることが出来、かつ簡素化された工程で製造することが
可能な半導体集積回路装置およびその製造方法を提供す
ることである。
【００２７】
【課題を解決するための手段】本発明の特徴は、半導体
基板の主面に選択的に設けられたフィ−ルド絶縁膜によ
り区画されたトランジスタ形成領域に形成されたソース
領域およびドレイン領域と、前記ソース領域と前記ドレ
イン領域との間のチャネル領域上にゲート絶縁膜を介し
て形成されたゲート電極とを有したＭＯＳトランジスタ
を具備し、前記ＭＯＳトランジスタの基板電位を前記半
導体基板の主面側から印加する半導体集積回路装置にお
いて、前記ソース領域と前記フィ−ルド絶縁膜との境界
の部分に設けられ、かつ前記ソース領域より深いコンタ
クト孔と、前記ソースおよびドレイン領域の上表面なら
びに前記コンタクト孔の内面のうち前記ソースおよびド
レイン領域の上表面のみに設けられた高融点金属シリサ
イド膜と、前記コンタクト孔を充填する導電体とを有
し、前記コンタクト孔を充填する導電体を通して電源電
位を前記ソ−ス領域下の基板部分に前記基板電位として
供給するとともに前記ソース領域にソース電位として供
給する構造となっている半導体集積回路装置にある。
基板の主面に選択的に設けられたフィ−ルド絶縁膜によ
り区画されたトランジスタ形成領域に形成されたソース
領域およびドレイン領域と、前記ソース領域と前記ドレ
イン領域との間のチャネル領域上にゲート絶縁膜を介し
て形成されたゲート電極とを有したＭＯＳトランジスタ
を具備し、前記ＭＯＳトランジスタの基板電位を前記半
導体基板の主面側から印加する半導体集積回路装置にお
いて、前記ソース領域と前記フィ−ルド絶縁膜との境界
の部分に設けられ、かつ前記ソース領域より深いコンタ
クト孔と、前記ソースおよびドレイン領域の上表面なら
びに前記コンタクト孔の内面のうち前記ソースおよびド
レイン領域の上表面のみに設けられた高融点金属シリサ
イド膜と、前記コンタクト孔を充填する導電体とを有
し、前記コンタクト孔を充填する導電体を通して電源電
位を前記ソ−ス領域下の基板部分に前記基板電位として
供給するとともに前記ソース領域にソース電位として供
給する構造となっている半導体集積回路装置にある。
【００２８】本発明の他の特徴は、半導体基板の主面に
選択的に形成されたフィ−ルド絶縁膜と、前記半導体基
板のＮ型領域にＰ型ソースおよびドレイン領域が形成さ
れたＰチャネルＭＯＳトランジスタと、前記半導体基板
のＰ型領域にＮ型ソースおよびドレイン領域が形成され
たＮチャネルＭＯＳトランジスタとを有し、前記Ｐチャ
ネルＭＯＳトランジスタと前記ＮチャネルＭＯＳトラン
ジスタとからＣＭＯＳを構成した半導体集積回路装置に
おいて、前記Ｐ型ソース領域と前記フィ−ルド絶縁膜と
の境界の部分に前記Ｐ型ソース領域より深い第１のコン
タクト孔が形成され、前記Ｐ型ソースおよびドレイン領
域の上面ならびに前記第１のコンタクト孔の内面のうち
前記Ｐ型ソースおよびドレイン領域の上面のみに高融点
金属シリサイド膜が形成され、前記Ｐ型ソース領域下の
前記半導体基板の前記Ｎ型領域および前記Ｐ型ソース領
域に接続する第１の導電体で前記第１のコンタクト孔が
充填され、前記Ｎ型ソース領域と前記フィ−ルド絶縁膜
との境界の部分に前記Ｎ型ソース領域より深い第２のコ
ンタクト孔が形成され、前記Ｎ型ソースおよびドレイン
領域の上面ならびに前記第２のコンタクト孔の内面のう
ち前記Ｎ型ソースおよびドレイン領域の上面のみに高融
点金属シリサイド膜が形成され、前記Ｎ型ソース領域下
の前記半導体基板の前記Ｐ型領域および前記Ｎ型ソース
領域に接続する第２の導電体で前記第２のコンタクト孔
が充填された半導体集積回路装置にある。ここで、ここ
で、前記第１の導電体に高電位側の電源電位を供給し、
前記第２の導電体に低電位側の電源電位を供給するよう
な電極配線構造を有することができる。
選択的に形成されたフィ−ルド絶縁膜と、前記半導体基
板のＮ型領域にＰ型ソースおよびドレイン領域が形成さ
れたＰチャネルＭＯＳトランジスタと、前記半導体基板
のＰ型領域にＮ型ソースおよびドレイン領域が形成され
たＮチャネルＭＯＳトランジスタとを有し、前記Ｐチャ
ネルＭＯＳトランジスタと前記ＮチャネルＭＯＳトラン
ジスタとからＣＭＯＳを構成した半導体集積回路装置に
おいて、前記Ｐ型ソース領域と前記フィ−ルド絶縁膜と
の境界の部分に前記Ｐ型ソース領域より深い第１のコン
タクト孔が形成され、前記Ｐ型ソースおよびドレイン領
域の上面ならびに前記第１のコンタクト孔の内面のうち
前記Ｐ型ソースおよびドレイン領域の上面のみに高融点
金属シリサイド膜が形成され、前記Ｐ型ソース領域下の
前記半導体基板の前記Ｎ型領域および前記Ｐ型ソース領
域に接続する第１の導電体で前記第１のコンタクト孔が
充填され、前記Ｎ型ソース領域と前記フィ−ルド絶縁膜
との境界の部分に前記Ｎ型ソース領域より深い第２のコ
ンタクト孔が形成され、前記Ｎ型ソースおよびドレイン
領域の上面ならびに前記第２のコンタクト孔の内面のう
ち前記Ｎ型ソースおよびドレイン領域の上面のみに高融
点金属シリサイド膜が形成され、前記Ｎ型ソース領域下
の前記半導体基板の前記Ｐ型領域および前記Ｎ型ソース
領域に接続する第２の導電体で前記第２のコンタクト孔
が充填された半導体集積回路装置にある。ここで、ここ
で、前記第１の導電体に高電位側の電源電位を供給し、
前記第２の導電体に低電位側の電源電位を供給するよう
な電極配線構造を有することができる。
【００２９】さらに上記構成において、前記ソース領域
と前記フィ−ルド絶縁膜との前記境界は平面形状で直線
状であり、前記コンタクト孔は前記境界から前記ソース
領域および前記フィ−ルド絶縁膜の両方の側に股がって
形成されることができる。あるいは上記構成において、
前記ソース領域と前記フィ−ルド絶縁膜との前記境界は
平面形状で直線状であり、前記コンタクト孔は前記境界
から前記フィ−ルド絶縁膜の方向のみに延在して形成さ
れることができる。
と前記フィ−ルド絶縁膜との前記境界は平面形状で直線
状であり、前記コンタクト孔は前記境界から前記ソース
領域および前記フィ−ルド絶縁膜の両方の側に股がって
形成されることができる。あるいは上記構成において、
前記ソース領域と前記フィ−ルド絶縁膜との前記境界は
平面形状で直線状であり、前記コンタクト孔は前記境界
から前記フィ−ルド絶縁膜の方向のみに延在して形成さ
れることができる。
【００３０】本発明の別の特徴は、シリコン基板の主面
に選択的にフィ−ルド絶縁膜を形成し、前記半導体基板
の第１導電型の不純物領域上にゲート絶縁膜を介してゲ
ート電極を形成し、前記フィ−ルド絶縁膜と前記ゲート
電極との間の前記不純物領域の箇所に、上表面に高融点
金属膜もしくは高融点金属の合金膜が設けられた第２導
電型のソースおよびドレイン領域を形成し、全体を被覆
する層間絶縁膜を形成する工程と、前記ソース領域と前
記フィ−ルド絶縁膜との境界の部分上に第１の開口が設
けられ前記ドレイン領域上に第２の開口が設けられたマ
スクパターンを前記層間絶縁膜上に形成する工程と、前
記マスクパターンをマスクにして高融点金属もしくは高
融点金属の合金およびシリコンより絶縁膜を優勢的にエ
ッチングする第１のエッチングを行い、前記第１の開口
下の前記層間絶縁膜および前記フィ−ルド絶縁膜をエッ
チング除去して前記境界の部分の前記ソース領域の前記
高融点金属膜もしくは高融点金属の合金膜および前記フ
イールド絶縁膜下の前記シリコン基板を露出させ、かつ
第２の開口下の層間絶縁膜をエッチング除去して前記ド
レイン領域の前記高融点金属膜もしくは高融点金属の合
金膜を露出させてドレインコンタクト孔を形成する工程
と、前記マスクパターンを再度マスクとして用いて高融
点金属もしくは高融点金属の合金よりシリコンを優勢的
にエッチングする第２のエッチングを行って前記第１の
開口下に露出した前記境界の部分の前記ソース領域の高
融点金属膜もしくは高融点金属の合金膜および前記シリ
コン基板のうち前記シリコン基板の部分のみをエッチン
グ除去して、前記ソース領域より深いソース−基板コン
タクト孔を形成する工程と、前記ドレインコンタクト孔
に導電体を充填してドレイン電極を形成し、かつ前記ソ
ース−基板コンタクト孔に導電体を充填させてソースお
よび基板電極を形成する工程とを有する半導体集積回路
装置の製造方法にある。
に選択的にフィ−ルド絶縁膜を形成し、前記半導体基板
の第１導電型の不純物領域上にゲート絶縁膜を介してゲ
ート電極を形成し、前記フィ−ルド絶縁膜と前記ゲート
電極との間の前記不純物領域の箇所に、上表面に高融点
金属膜もしくは高融点金属の合金膜が設けられた第２導
電型のソースおよびドレイン領域を形成し、全体を被覆
する層間絶縁膜を形成する工程と、前記ソース領域と前
記フィ−ルド絶縁膜との境界の部分上に第１の開口が設
けられ前記ドレイン領域上に第２の開口が設けられたマ
スクパターンを前記層間絶縁膜上に形成する工程と、前
記マスクパターンをマスクにして高融点金属もしくは高
融点金属の合金およびシリコンより絶縁膜を優勢的にエ
ッチングする第１のエッチングを行い、前記第１の開口
下の前記層間絶縁膜および前記フィ−ルド絶縁膜をエッ
チング除去して前記境界の部分の前記ソース領域の前記
高融点金属膜もしくは高融点金属の合金膜および前記フ
イールド絶縁膜下の前記シリコン基板を露出させ、かつ
第２の開口下の層間絶縁膜をエッチング除去して前記ド
レイン領域の前記高融点金属膜もしくは高融点金属の合
金膜を露出させてドレインコンタクト孔を形成する工程
と、前記マスクパターンを再度マスクとして用いて高融
点金属もしくは高融点金属の合金よりシリコンを優勢的
にエッチングする第２のエッチングを行って前記第１の
開口下に露出した前記境界の部分の前記ソース領域の高
融点金属膜もしくは高融点金属の合金膜および前記シリ
コン基板のうち前記シリコン基板の部分のみをエッチン
グ除去して、前記ソース領域より深いソース−基板コン
タクト孔を形成する工程と、前記ドレインコンタクト孔
に導電体を充填してドレイン電極を形成し、かつ前記ソ
ース−基板コンタクト孔に導電体を充填させてソースお
よび基板電極を形成する工程とを有する半導体集積回路
装置の製造方法にある。
【００３１】
【作用】このような本発明によれば、ソース領域とフィ
−ルド絶縁膜との境界の部分にソース領域より深いコン
タクト孔を形成し、コンタクト孔を充填する導電体を通
して電源電位をソ−ス領域下の基板部分およびソース領
域に供給するから、コンタクト用の高濃度領域が不必要
となり、かつ貫通コンタクト孔をソース領域の中央部に
形成しないからソース領域の面積を大きくすることも不
必要となり、これにより集積度を向上させることができ
る。
−ルド絶縁膜との境界の部分にソース領域より深いコン
タクト孔を形成し、コンタクト孔を充填する導電体を通
して電源電位をソ−ス領域下の基板部分およびソース領
域に供給するから、コンタクト用の高濃度領域が不必要
となり、かつ貫通コンタクト孔をソース領域の中央部に
形成しないからソース領域の面積を大きくすることも不
必要となり、これにより集積度を向上させることができ
る。
【００３２】また深いコンタクト孔をソース領域とフィ
−ルド絶縁膜との境界の部分に形成しているから、高融
点金属膜もしくは高融点金属の合金膜が表面に設けられ
たソース領域およびドレイン領域がエッチングされない
条件で形成することができる。したがってドレイン領域
へのコンタクト孔を形成するためのマスクパターンをそ
のまま用いてソース領域および基板領域へのコンタクト
孔を形成することができる。したがって製造工程を簡素
化することができる。
−ルド絶縁膜との境界の部分に形成しているから、高融
点金属膜もしくは高融点金属の合金膜が表面に設けられ
たソース領域およびドレイン領域がエッチングされない
条件で形成することができる。したがってドレイン領域
へのコンタクト孔を形成するためのマスクパターンをそ
のまま用いてソース領域および基板領域へのコンタクト
孔を形成することができる。したがって製造工程を簡素
化することができる。
【００３３】
【実施例】以下、図面を参照して本発明を説明する。
【００３４】図１は本発明の第１の実施例の半導体集積
回路装置を示す図であり、（Ａ）は平面図、（Ｂ）およ
び（Ｃ）はそれぞれ（Ａ）のＢ−Ｂ部およびＣ−Ｃ部の
拡大断面図である。
回路装置を示す図であり、（Ａ）は平面図、（Ｂ）およ
び（Ｃ）はそれぞれ（Ａ）のＢ−Ｂ部およびＣ−Ｃ部の
拡大断面図である。
【００３５】まずＰ型シリコン基板１にＮウエル２
（（Ａ）では点線で示す）が形成され、主面に選択的熱
酸化法（ＬＯＣＯＳ法）により基板に一部埋設する厚い
シリコン酸化膜からなるフィ−ルド絶縁膜５が形成され
てトランジスタ形成領域を区画している。
（（Ａ）では点線で示す）が形成され、主面に選択的熱
酸化法（ＬＯＣＯＳ法）により基板に一部埋設する厚い
シリコン酸化膜からなるフィ−ルド絶縁膜５が形成され
てトランジスタ形成領域を区画している。
【００３６】Ｎウエル２内に、ＰチャネルＭＯＳトラン
ジスタのソース、ドレイン領域となるＰ型不純物領域３
Ａ，３Ｂ，３Ｃがその表面に高融点シリサイド膜７を形
成して一方向（図１（Ａ）でＸ方向）に配列され、それ
ぞれの間隔すなわちチャネル領域上にゲート絶縁膜１１
を介して熱シリコン酸化膜１２で表面を被覆したポリシ
リコンゲート電極８Ａ，８Ｂがそれぞれ形成されてい
る。
ジスタのソース、ドレイン領域となるＰ型不純物領域３
Ａ，３Ｂ，３Ｃがその表面に高融点シリサイド膜７を形
成して一方向（図１（Ａ）でＸ方向）に配列され、それ
ぞれの間隔すなわちチャネル領域上にゲート絶縁膜１１
を介して熱シリコン酸化膜１２で表面を被覆したポリシ
リコンゲート電極８Ａ，８Ｂがそれぞれ形成されてい
る。
【００３７】同様に、シリコン基板１のＰ型領域１Ａ内
に、ＮチャネルＭＯＳトランジスタのソース、ドレイン
領域となるＮ型不純物領域４Ａ，４Ｂ，４Ｃがその表面
に高融点シリサイド膜７を形成して一方向（図１（Ａ）
でＸ方向）に配列され、それぞれの間隔すなわちチャネ
ル領域上にゲート絶縁膜１１を介して熱シリコン酸化膜
１２で表面を被覆したポリシリコンゲート電極８Ａ，８
ＢがＰチャネルＭＯＳトランジスタから連続的にそれぞ
れ形成されている。
に、ＮチャネルＭＯＳトランジスタのソース、ドレイン
領域となるＮ型不純物領域４Ａ，４Ｂ，４Ｃがその表面
に高融点シリサイド膜７を形成して一方向（図１（Ａ）
でＸ方向）に配列され、それぞれの間隔すなわちチャネ
ル領域上にゲート絶縁膜１１を介して熱シリコン酸化膜
１２で表面を被覆したポリシリコンゲート電極８Ａ，８
ＢがＰチャネルＭＯＳトランジスタから連続的にそれぞ
れ形成されている。
【００３８】マスタスライス方式のこの実施例におい
て、ＰチャネルＭＯＳトランジスタはＰ型不純物領域３
ＡをＰ型ソース領域３Ａとし、Ｐ型不純物領域３ＢをＰ
型ドレイン領域３Ｂとし、その間のチャネル領域上にゲ
ート絶縁膜１１を介して延在するポリシリコンゲート電
極８Ａを用いて構成されている。
て、ＰチャネルＭＯＳトランジスタはＰ型不純物領域３
ＡをＰ型ソース領域３Ａとし、Ｐ型不純物領域３ＢをＰ
型ドレイン領域３Ｂとし、その間のチャネル領域上にゲ
ート絶縁膜１１を介して延在するポリシリコンゲート電
極８Ａを用いて構成されている。
【００３９】またＮチャネルＭＯＳトランジスタはＮ型
不純物領域４ＡをＮ型ソース領域４Ａとし、Ｎ型不純物
領域４ＢをＮ型ドレイン領域４Ｂとし、その間のチャネ
ル領域上にゲート絶縁膜１１を介して、ＰチャネルＭＯ
Ｓトランジスタから連続的に延在するポリシリコンゲー
ト電極８Ａを用いて構成されている。
不純物領域４ＡをＮ型ソース領域４Ａとし、Ｎ型不純物
領域４ＢをＮ型ドレイン領域４Ｂとし、その間のチャネ
ル領域上にゲート絶縁膜１１を介して、ＰチャネルＭＯ
Ｓトランジスタから連続的に延在するポリシリコンゲー
ト電極８Ａを用いて構成されている。
【００４０】そして全体的にシリコン酸化膜からなる層
間絶縁膜６が堆積形成している。
間絶縁膜６が堆積形成している。
【００４１】Ｐ型ソース領域３ＡおよびＮ型ソース領域
４Ａとフィ−ルド絶縁膜５とはそれぞれ上記一方向と直
角の方向（図１（Ａ）でＹ方向）に直線状に延在する境
界６０，６０を有し、この境界の部分にＰ型ソース領域
３ＡおよびＮ型ソース領域４Ａとフィ−ルド絶縁膜５の
両方の側に股がってこれらソース領域より深いコンタク
ト孔９Ａ，９Ａがそれぞれ形成されている。この実施例
の深いコンタクト孔９Ａ，９Ａは図１（Ｂ）および図１
（Ｃ）に示すように、層間絶縁膜６に形成された上部分
よりシリコン基板２，１Ａに形成された下部分の方が小
面積になっている。
４Ａとフィ−ルド絶縁膜５とはそれぞれ上記一方向と直
角の方向（図１（Ａ）でＹ方向）に直線状に延在する境
界６０，６０を有し、この境界の部分にＰ型ソース領域
３ＡおよびＮ型ソース領域４Ａとフィ−ルド絶縁膜５の
両方の側に股がってこれらソース領域より深いコンタク
ト孔９Ａ，９Ａがそれぞれ形成されている。この実施例
の深いコンタクト孔９Ａ，９Ａは図１（Ｂ）および図１
（Ｃ）に示すように、層間絶縁膜６に形成された上部分
よりシリコン基板２，１Ａに形成された下部分の方が小
面積になっている。
【００４２】このコンタクト孔９Ａ，９ＡにＴｉＷ等の
導電体１３を充填しその導電体１３の上面に高電位側の
アルミ電源配線層１４および低電位側のアルミ電源配線
層１５をそれぞれ接続している。この場合、アルミ電源
配線層１４，１５でコンタクト孔９Ａ，９Ａを充填して
アルミ配線層１４，１５のコンタクト孔内の部分を導電
体１３としてもよい。
導電体１３を充填しその導電体１３の上面に高電位側の
アルミ電源配線層１４および低電位側のアルミ電源配線
層１５をそれぞれ接続している。この場合、アルミ電源
配線層１４，１５でコンタクト孔９Ａ，９Ａを充填して
アルミ配線層１４，１５のコンタクト孔内の部分を導電
体１３としてもよい。
【００４３】この構造により高電位の電源電位が、Ｎウ
エル（Ｎ型領域）２にはコンタクト孔９Ａの下部分から
ＰチャネルＭＯＳトランジスタの基板電位として供給さ
れ、コンタクト孔９Ａの上部分からＰ型ソース領域３Ａ
の上面（高融点シリサイド膜７）および側面を通してＰ
型ソース領域３Ａにソース電位として供給される。
エル（Ｎ型領域）２にはコンタクト孔９Ａの下部分から
ＰチャネルＭＯＳトランジスタの基板電位として供給さ
れ、コンタクト孔９Ａの上部分からＰ型ソース領域３Ａ
の上面（高融点シリサイド膜７）および側面を通してＰ
型ソース領域３Ａにソース電位として供給される。
【００４４】同様に低電位の電源電位が、Ｐ型領域１Ａ
にはコンタクト孔９Ａの下部分からＮチャネルＭＯＳト
ランジスタの基板電位として供給され、コンタクト孔９
Ａの上部分からＮ型ソース領域４Ａの上面（高融点金属
シリサイド膜７）および側面を通してＮ型ソース領域４
Ａにソース電位として供給される。
にはコンタクト孔９Ａの下部分からＮチャネルＭＯＳト
ランジスタの基板電位として供給され、コンタクト孔９
Ａの上部分からＮ型ソース領域４Ａの上面（高融点金属
シリサイド膜７）および側面を通してＮ型ソース領域４
Ａにソース電位として供給される。
【００４５】また層間絶縁膜６に形成されたコンタクト
孔９Ｂ，９Ｂを通して出力節点となるアルミ配線層１６
がＰ型ドレイン領域３ＢおよびＮ型ドレイン領域４Ｂに
共通接続している。
孔９Ｂ，９Ｂを通して出力節点となるアルミ配線層１６
がＰ型ドレイン領域３ＢおよびＮ型ドレイン領域４Ｂに
共通接続している。
【００４６】このマスタースライスのＣＭＯＳにおい
て、入力信号が共通ゲート電極８Ａにインプットし、出
力信号がアルミ配線層１６からアウトプットされる。
て、入力信号が共通ゲート電極８Ａにインプットし、出
力信号がアルミ配線層１６からアウトプットされる。
【００４７】尚、平面図の図１（Ａ）において、コンタ
クト孔９Ａ，９Ｂは実線の小正方形□で示してある。
クト孔９Ａ，９Ｂは実線の小正方形□で示してある。
【００４８】次に図２を参照して図１の半導体集積回路
装置を製造する一実施例の方法を説明する。
装置を製造する一実施例の方法を説明する。
【００４９】まず図２（Ａ）において、Ｐ型シリコン基
板１の選択的箇所にＮ型不純物をイオン注入し、その後
の活性化熱処理によりＮウエル（Ｎ型領域）２を形成
し、基板主面に選択的熱酸化法によりフィ−ルド絶縁膜
５を形成してトランジスタ形成領域を区画する。またこ
のフィ−ルド絶縁膜５下に寄生チャネルの生成を防止す
るチャネルストッパー領域を形成することもできる。Ｎ
ウエル（Ｎ型領域）２内およびその外側のＰ型領域１Ａ
にゲート絶縁膜１１を介してポリシリコンゲート電極８
Ａを形成し、その表面を熱酸化法により形成されたシリ
コン酸化膜１２で被覆する。そして、Ｎウエル２内にＰ
チャネルＭＯＳトランジスタのソース、ドレイン領域と
なるＰ型不純物領域３Ａ，３ＢをＰ型不純物のイオン注
入およびその後の活性化熱処理により、ゲート電極およ
びフィ−ルド絶縁膜に対して自己整合的に形成する。同
様に、Ｐ型領域１Ａ内にＮチャネルＭＯＳトランジスタ
のソース、ドレイン領域となるＮ型不純物領域４Ａ，４
ＢをＮ型不純物のイオン注入およびその後の活性化熱処
理により、ゲート電極およびフィ−ルド絶縁膜に対して
自己整合的に形成する。そしてこれらソース、ドレイン
領域の上面に高融点金属膜もしくは高融点金属の合金
膜、例えばサリサイドプロセスによるチタンシリサイド
膜等の高融点金属のシリサイド膜７を形成する。
板１の選択的箇所にＮ型不純物をイオン注入し、その後
の活性化熱処理によりＮウエル（Ｎ型領域）２を形成
し、基板主面に選択的熱酸化法によりフィ−ルド絶縁膜
５を形成してトランジスタ形成領域を区画する。またこ
のフィ−ルド絶縁膜５下に寄生チャネルの生成を防止す
るチャネルストッパー領域を形成することもできる。Ｎ
ウエル（Ｎ型領域）２内およびその外側のＰ型領域１Ａ
にゲート絶縁膜１１を介してポリシリコンゲート電極８
Ａを形成し、その表面を熱酸化法により形成されたシリ
コン酸化膜１２で被覆する。そして、Ｎウエル２内にＰ
チャネルＭＯＳトランジスタのソース、ドレイン領域と
なるＰ型不純物領域３Ａ，３ＢをＰ型不純物のイオン注
入およびその後の活性化熱処理により、ゲート電極およ
びフィ−ルド絶縁膜に対して自己整合的に形成する。同
様に、Ｐ型領域１Ａ内にＮチャネルＭＯＳトランジスタ
のソース、ドレイン領域となるＮ型不純物領域４Ａ，４
ＢをＮ型不純物のイオン注入およびその後の活性化熱処
理により、ゲート電極およびフィ−ルド絶縁膜に対して
自己整合的に形成する。そしてこれらソース、ドレイン
領域の上面に高融点金属膜もしくは高融点金属の合金
膜、例えばサリサイドプロセスによるチタンシリサイド
膜等の高融点金属のシリサイド膜７を形成する。
【００５０】次に図２（Ｂ）において、全体的にシリコ
ン酸化膜からなる層間絶縁膜６を形成し、その上にフォ
トレジストパターン２１を形成する。このフォトレジス
トパターン２１には、Ｐ型ソース領域３Ａとフィ−ルド
絶縁膜５の境界からＰ型ソース領域３Ａおよびフィ−ル
ド絶縁膜５の両側に股がった部分上に位置する第１の開
口２２Ａ、Ｐ型ドレイン領域３Ｂ上に位置する第２の開
口２２Ｂ、Ｎ型ソース領域４Ａとフィ−ルド絶縁膜５の
境界からＮ型ソース領域４Ａおよびフィ−ルド絶縁膜５
の両側に股がった部分上に位置する第１の開口２２Ａ、
Ｎ型ドレイン領域４Ｂ上に位置する第２の開口２２Ｂが
設けられている。
ン酸化膜からなる層間絶縁膜６を形成し、その上にフォ
トレジストパターン２１を形成する。このフォトレジス
トパターン２１には、Ｐ型ソース領域３Ａとフィ−ルド
絶縁膜５の境界からＰ型ソース領域３Ａおよびフィ−ル
ド絶縁膜５の両側に股がった部分上に位置する第１の開
口２２Ａ、Ｐ型ドレイン領域３Ｂ上に位置する第２の開
口２２Ｂ、Ｎ型ソース領域４Ａとフィ−ルド絶縁膜５の
境界からＮ型ソース領域４Ａおよびフィ−ルド絶縁膜５
の両側に股がった部分上に位置する第１の開口２２Ａ、
Ｎ型ドレイン領域４Ｂ上に位置する第２の開口２２Ｂが
設けられている。
【００５１】次に図２（Ｃ）において、フォトレジスト
パターン２１をマスクにして、高融点金属もしくはその
合金およびシリコンに対して絶縁膜この場合はシリコン
酸化膜が優勢的にエッチング除去するエッチング条件で
エッチングを行う。これにより、第１の開口２２Ａ，２
２Ａ下では層間絶縁膜６およびフィ−ルド絶縁膜５が選
択的に除去されて深いコンタクト孔の上部分９′Ａ，
９′Ａがそれぞれ得られ、第２の開口２２Ｂ，２２Ｂ下
では層間絶縁膜６が選択的に除去されてＰ型ドレイン領
域３ＢおよびＮ型ドレイン領域４Ｂの高融点シリサイド
膜７に達する第２のコンタクト孔９Ｂ，９Ｂがそれぞれ
形成される。
パターン２１をマスクにして、高融点金属もしくはその
合金およびシリコンに対して絶縁膜この場合はシリコン
酸化膜が優勢的にエッチング除去するエッチング条件で
エッチングを行う。これにより、第１の開口２２Ａ，２
２Ａ下では層間絶縁膜６およびフィ−ルド絶縁膜５が選
択的に除去されて深いコンタクト孔の上部分９′Ａ，
９′Ａがそれぞれ得られ、第２の開口２２Ｂ，２２Ｂ下
では層間絶縁膜６が選択的に除去されてＰ型ドレイン領
域３ＢおよびＮ型ドレイン領域４Ｂの高融点シリサイド
膜７に達する第２のコンタクト孔９Ｂ，９Ｂがそれぞれ
形成される。
【００５２】次に図２（Ｄ）において、上記フォトレジ
ストパターン２１を再度マスクとして用い、高融点金属
もしくはその合金に対してシリコンが優勢的にエッチン
グ除去するエッチング条件で異方性エッチングを行う。
これにより第１の開口２２Ａ，２２Ａ下でフィ−ルド絶
縁膜５が除去されて露出したシリコン基板のＮウエル
（Ｎ型領域）２およびＰ型領域１Ａをエッチング除去し
て、ソ−ス領域３Ａ，４Ａより深いコンタクト孔９Ａ，
９Ａをそれぞれ形成する。このエッチングにおいてソー
ス領域３Ａ，４Ａの高融点金属シリサイド膜７がエッチ
ングストッパーとなるから、深いコンタクト孔９Ａ，９
Ａはソース領域３Ａ，４Ａ上の層間絶縁膜６Ａに形成さ
れた上部分９′Ａ，９′Ａよりその下に深く形成された
下部分の方が幅狭となる。またドレイン領域３Ｂ，４Ｂ
の高融点金属シリサイド膜７もエッチングストッパーと
なるから、この２回目の異方性エッチングにおいてフォ
トレジストパターン２１に第２の開口２２Ｂ，２２Ｂが
設けられた状態でも支障がない。
ストパターン２１を再度マスクとして用い、高融点金属
もしくはその合金に対してシリコンが優勢的にエッチン
グ除去するエッチング条件で異方性エッチングを行う。
これにより第１の開口２２Ａ，２２Ａ下でフィ−ルド絶
縁膜５が除去されて露出したシリコン基板のＮウエル
（Ｎ型領域）２およびＰ型領域１Ａをエッチング除去し
て、ソ−ス領域３Ａ，４Ａより深いコンタクト孔９Ａ，
９Ａをそれぞれ形成する。このエッチングにおいてソー
ス領域３Ａ，４Ａの高融点金属シリサイド膜７がエッチ
ングストッパーとなるから、深いコンタクト孔９Ａ，９
Ａはソース領域３Ａ，４Ａ上の層間絶縁膜６Ａに形成さ
れた上部分９′Ａ，９′Ａよりその下に深く形成された
下部分の方が幅狭となる。またドレイン領域３Ｂ，４Ｂ
の高融点金属シリサイド膜７もエッチングストッパーと
なるから、この２回目の異方性エッチングにおいてフォ
トレジストパターン２１に第２の開口２２Ｂ，２２Ｂが
設けられた状態でも支障がない。
【００５３】次に図２（Ｅ）において、ＴｉＷ等の導電
体１３で深いコンタクト孔９Ａ，９Ａを充填して、アル
ミ配線層１４，１５，１６をパターニング形成する。も
しくはアルミ配線層１４，１５でコンタクト孔９Ａ，９
Ａを充填してアルミ配線層１４，１５の充填する部分を
導電体１３としてもよい。
体１３で深いコンタクト孔９Ａ，９Ａを充填して、アル
ミ配線層１４，１５，１６をパターニング形成する。も
しくはアルミ配線層１４，１５でコンタクト孔９Ａ，９
Ａを充填してアルミ配線層１４，１５の充填する部分を
導電体１３としてもよい。
【００５４】その後、パッシベーション膜やその他の配
線構造を必要に応じて形成し、半導体集積回路装置を完
成させる。
線構造を必要に応じて形成し、半導体集積回路装置を完
成させる。
【００５５】図３は本発明の第２の実施例の半導体集積
回路装置を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ部の拡大断面図である。尚、図３におい
て図１と同一もしくは類似の箇所は同じ符号で示してあ
るから重複する説明はなるべく省略する。
回路装置を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ部の拡大断面図である。尚、図３におい
て図１と同一もしくは類似の箇所は同じ符号で示してあ
るから重複する説明はなるべく省略する。
【００５６】この図３でも図１と同様に、Ｎウエル２内
に、ＰチャネルＭＯＳトランジスタのソース、ドレイン
領域となるＰ型不純物領域３Ａ，３Ｂ，３Ｃがその表面
に高融点シリサイド膜７を形成して一方向（図３（Ａ）
でＸ方向）に配列され、それぞれの間隔すなわちチャネ
ル領域上にゲート絶縁膜１１を介して熱シリコン酸化膜
１２で表面を被覆したポリシリコンゲート電極８Ａ，８
Ｂがそれぞれ形成されている。
に、ＰチャネルＭＯＳトランジスタのソース、ドレイン
領域となるＰ型不純物領域３Ａ，３Ｂ，３Ｃがその表面
に高融点シリサイド膜７を形成して一方向（図３（Ａ）
でＸ方向）に配列され、それぞれの間隔すなわちチャネ
ル領域上にゲート絶縁膜１１を介して熱シリコン酸化膜
１２で表面を被覆したポリシリコンゲート電極８Ａ，８
Ｂがそれぞれ形成されている。
【００５７】同様に、シリコン基板１のＰ型領域１Ａ内
に、ＮチャネルＭＯＳトランジスタのソース、ドレイン
領域となるＮ型不純物領域４Ａ，４Ｂ，４Ｃがその表面
に高融点シリサイド膜７を形成して一方向（図３（Ａ）
でＸ方向）に配列され、それぞれの間隔すなわちチャネ
ル領域上にゲート絶縁膜１１を介して熱シリコン酸化膜
１２で表面を被覆したポリシリコンゲート電極８Ａ，８
ＢがＰチャネルＭＯＳトランジスタから連続的にそれぞ
れ形成されている。
に、ＮチャネルＭＯＳトランジスタのソース、ドレイン
領域となるＮ型不純物領域４Ａ，４Ｂ，４Ｃがその表面
に高融点シリサイド膜７を形成して一方向（図３（Ａ）
でＸ方向）に配列され、それぞれの間隔すなわちチャネ
ル領域上にゲート絶縁膜１１を介して熱シリコン酸化膜
１２で表面を被覆したポリシリコンゲート電極８Ａ，８
ＢがＰチャネルＭＯＳトランジスタから連続的にそれぞ
れ形成されている。
【００５８】しかしながらこの図３では、図１と異な
り、ＰチャネルＭＯＳトランジスタはＰ型不純物領域３
ＡをＰ型ドレイン領域３Ａとし、Ｐ型不純物領域３Ｂを
Ｐ型ソース領域３Ｂとしている。
り、ＰチャネルＭＯＳトランジスタはＰ型不純物領域３
ＡをＰ型ドレイン領域３Ａとし、Ｐ型不純物領域３Ｂを
Ｐ型ソース領域３Ｂとしている。
【００５９】同様にＮチャネルＭＯＳトランジスタはＮ
型不純物領域４ＡをＮ型ドレイン領域４Ａとし、Ｎ型不
純物領域４ＢをＮ型ソース領域４Ｂとしている。
型不純物領域４ＡをＮ型ドレイン領域４Ａとし、Ｎ型不
純物領域４ＢをＮ型ソース領域４Ｂとしている。
【００６０】したがってＰ型ソース領域３ＢおよびＮ型
ソース領域４Ｂとフィ−ルド絶縁膜５とはそれぞれＸ方
向に直線状に延在する境界７０，７０を有し、本発明の
深い第１のコンタクト孔９Ａ，９Ａは、不純物領域の配
列方向と同じＸ方向に延在するこの境界の部分にＰ型ソ
ース領域３ＢおよびＮ型ソース領域４Ｂとフィ−ルド絶
縁膜５の両方の側に股がってこれらソース領域より深く
それぞれ形成されている。マスタ−スライスのレイアウ
ト設計によってはこのような構成となる。
ソース領域４Ｂとフィ−ルド絶縁膜５とはそれぞれＸ方
向に直線状に延在する境界７０，７０を有し、本発明の
深い第１のコンタクト孔９Ａ，９Ａは、不純物領域の配
列方向と同じＸ方向に延在するこの境界の部分にＰ型ソ
ース領域３ＢおよびＮ型ソース領域４Ｂとフィ−ルド絶
縁膜５の両方の側に股がってこれらソース領域より深く
それぞれ形成されている。マスタ−スライスのレイアウ
ト設計によってはこのような構成となる。
【００６１】図４は本発明の第３の実施例の半導体集積
回路装置を示す図であり、（Ａ）は平面図、（Ｂ）およ
び（Ｃ）はそれぞれ（Ａ）のＢ−Ｂ部およびＣ−Ｃ部の
拡大断面図である。また図５を参照して図４の半導体集
積回路装置を製造する一実施例の方法を説明する。尚、
図４および図５において図１および図２と同一もしくは
類似の箇所は同じ符号で示してあるから重複する説明は
なるべく省略する。
回路装置を示す図であり、（Ａ）は平面図、（Ｂ）およ
び（Ｃ）はそれぞれ（Ａ）のＢ−Ｂ部およびＣ−Ｃ部の
拡大断面図である。また図５を参照して図４の半導体集
積回路装置を製造する一実施例の方法を説明する。尚、
図４および図５において図１および図２と同一もしくは
類似の箇所は同じ符号で示してあるから重複する説明は
なるべく省略する。
【００６２】この第３の実施例のフォトレジストパター
ン２１に設けられる第１の開口３２Ａ，３２Ａは、Ｐ型
ソース領域３ＡおよびＮ型ソース領域４Ａとフィ−ルド
絶縁膜５の境界６０，６０からフィ−ルド絶縁膜５の側
にのみ延在する部分上にそれぞれ位置している。
ン２１に設けられる第１の開口３２Ａ，３２Ａは、Ｐ型
ソース領域３ＡおよびＮ型ソース領域４Ａとフィ−ルド
絶縁膜５の境界６０，６０からフィ−ルド絶縁膜５の側
にのみ延在する部分上にそれぞれ位置している。
【００６３】したがって深いコンタクト孔１９Ａ，１９
Ａは層間絶縁膜６の上部分１９′Ａ，１９′Ａからソー
ス領域下の深い下部分にまで同じ平面形状で形成され、
そこに充填された導電体１３は、Ｐ型ソース領域３Ａお
よびその上の高融点金属シリサイド膜７、ならびにＮ型
ソース領域４Ａおよびその上の高融点金属シリサイド膜
７の側面にのみ接続してそれぞれのソース電位を供給し
ている。
Ａは層間絶縁膜６の上部分１９′Ａ，１９′Ａからソー
ス領域下の深い下部分にまで同じ平面形状で形成され、
そこに充填された導電体１３は、Ｐ型ソース領域３Ａお
よびその上の高融点金属シリサイド膜７、ならびにＮ型
ソース領域４Ａおよびその上の高融点金属シリサイド膜
７の側面にのみ接続してそれぞれのソース電位を供給し
ている。
【００６４】この実施例では深いコンタクト孔１９Ａ，
１９Ａがフィ−ルド絶縁膜５の境界部分およびその下の
シリコン基板部分のみに形成され、平面形状でのソース
領域３Ａ，４Ａには入り込んでいないから、ソース領域
を必要最小限に小さくすることができる。
１９Ａがフィ−ルド絶縁膜５の境界部分およびその下の
シリコン基板部分のみに形成され、平面形状でのソース
領域３Ａ，４Ａには入り込んでいないから、ソース領域
を必要最小限に小さくすることができる。
【００６５】上記第１乃至第３の実施例ではそれぞれの
ソ−スおよびドレイン領域に対して１個のコンタクト孔
を例示した。しかしながらそれぞれの領域に対して複数
のコンタクト孔を配列してもよい。特に基板電位および
ソース電位を与える本発明の深いコンタクト孔９Ａもし
くは１９Ａは、ソース領域の中央部を貫通するのではな
く、ソース領域とフィ−ルド絶縁膜との境界部分に形成
するものであるから、ソース領域の平面積を大きくしな
いで複数の深いコンタクト孔９Ａもしくは１９Ａを形成
し、基板電位の一様化、電極配線との接触抵抗の低減化
を図ることができる。例えば図１（Ａ）において、Ｐ型
ソース領域３Ａとフィ−ルド絶縁膜５との成す直線状の
境界６０に沿って深いコンタクト孔９Ａを複数配列し、
Ｎ型ソース領域４Ａとフィ−ルド絶縁膜５との成す直線
状の境界６０に沿って深いコンタクト孔９Ａを複数配列
することができる。
ソ−スおよびドレイン領域に対して１個のコンタクト孔
を例示した。しかしながらそれぞれの領域に対して複数
のコンタクト孔を配列してもよい。特に基板電位および
ソース電位を与える本発明の深いコンタクト孔９Ａもし
くは１９Ａは、ソース領域の中央部を貫通するのではな
く、ソース領域とフィ−ルド絶縁膜との境界部分に形成
するものであるから、ソース領域の平面積を大きくしな
いで複数の深いコンタクト孔９Ａもしくは１９Ａを形成
し、基板電位の一様化、電極配線との接触抵抗の低減化
を図ることができる。例えば図１（Ａ）において、Ｐ型
ソース領域３Ａとフィ−ルド絶縁膜５との成す直線状の
境界６０に沿って深いコンタクト孔９Ａを複数配列し、
Ｎ型ソース領域４Ａとフィ−ルド絶縁膜５との成す直線
状の境界６０に沿って深いコンタクト孔９Ａを複数配列
することができる。
【００６６】
【発明の効果】以上説明したように本発明は、ソース領
域とフィ−ルド絶縁膜との境界の部分にソース領域より
深いコンタクト孔を形成し、コンタクト孔を充填する導
電体を通して電源電位をソ−ス領域下の基板部分および
ソース領域に電源電位を供給するから、コンタクト用の
高濃度領域が不必要となり、かつ貫通コンタクト孔をソ
ース領域の中央部に形成しないからソース領域の面積を
大きくすることも不必要となり、これにより集積度を向
上させることができる。またこのようにフィ−ルド絶縁
膜との境界の部分に形成しているから基板電位の一様
化、電極配線との接触抵抗の低減化に必要な数の深いコ
ンタクト孔をソース領域の平面積を大きくしないで形成
することができる。
域とフィ−ルド絶縁膜との境界の部分にソース領域より
深いコンタクト孔を形成し、コンタクト孔を充填する導
電体を通して電源電位をソ−ス領域下の基板部分および
ソース領域に電源電位を供給するから、コンタクト用の
高濃度領域が不必要となり、かつ貫通コンタクト孔をソ
ース領域の中央部に形成しないからソース領域の面積を
大きくすることも不必要となり、これにより集積度を向
上させることができる。またこのようにフィ−ルド絶縁
膜との境界の部分に形成しているから基板電位の一様
化、電極配線との接触抵抗の低減化に必要な数の深いコ
ンタクト孔をソース領域の平面積を大きくしないで形成
することができる。
【００６７】また、コンタクト孔をソース領域とフィ−
ルド絶縁膜との境界の部分に形成しているから、高融点
金属膜もしくは高融点金属の合金膜が表面に設けられた
ソース領域およびドレイン領域がエッチングされない条
件で形成することができる。したがってドレイン領域に
達するコンタクト孔を形成するためのマスクパターンを
そのまま用いてソース領域および基板領域への深いコン
タクト孔を形成することができる。したがって製造工程
を簡素化することができる。
ルド絶縁膜との境界の部分に形成しているから、高融点
金属膜もしくは高融点金属の合金膜が表面に設けられた
ソース領域およびドレイン領域がエッチングされない条
件で形成することができる。したがってドレイン領域に
達するコンタクト孔を形成するためのマスクパターンを
そのまま用いてソース領域および基板領域への深いコン
タクト孔を形成することができる。したがって製造工程
を簡素化することができる。
【図１】本発明の第１の実施例の半導体集積回路装置を
示す図であり、（Ａ）は平面図、（Ｂ）および（Ｃ）は
それぞれ（Ａ）のＢ−Ｂ部およびＣ−Ｃ部の拡大断面図
である。
示す図であり、（Ａ）は平面図、（Ｂ）および（Ｃ）は
それぞれ（Ａ）のＢ−Ｂ部およびＣ−Ｃ部の拡大断面図
である。
【図２】図１の半導体集積回路装置を製造する一実施例
の方法を工程順に示した断面図である。
の方法を工程順に示した断面図である。
【図３】本発明の第２の実施例の半導体集積回路装置を
示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−
Ｂ部の拡大断面図である。
示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−
Ｂ部の拡大断面図である。
【図４】本発明の第３の実施例の半導体集積回路装置を
示す図であり、（Ａ）は平面図、（Ｂ）および（Ｃ）は
それぞれ（Ａ）のＢ−Ｂ部およびＣ−Ｃ部の拡大断面図
である。
示す図であり、（Ａ）は平面図、（Ｂ）および（Ｃ）は
それぞれ（Ａ）のＢ−Ｂ部およびＣ−Ｃ部の拡大断面図
である。
【図５】図４の半導体集積回路装置を製造する一実施例
の方法を工程順に示した断面図である。
の方法を工程順に示した断面図である。
【図６】従来技術の半導体集積回路装置を示す断面図で
ある。
ある。
【図７】他の従来技術の半導体集積回路装置を示す断面
図である。
図である。
【図８】図７の半導体集積回路装置を製造する方法を工
程順に示した断面図である。
程順に示した断面図である。
１ Ｐ型シリコン基板 １Ａ Ｐ型領域 ２ Ｎウエル（Ｎ型領域） ３Ａ，３Ｂ，３Ｃ ソースもしくはドレイン領域とな
るＰ型不純物領域 ４Ａ，４Ｂ，４Ｃ ソースもしくはドレイン領域とな
るＮ型不純物領域 ５ フィ−ルド絶縁膜 ６ 層間絶縁膜 ７ 高融点金属シリサイド膜 ８，８Ａ，８Ｂ ポリシリコンゲート電極 ９Ａ，１９Ａ 深いコンタクト孔 ９′Ａ，１９′Ａ 深いコンタクト孔の上部分 ９Ｂ コンタクト孔 １１ ゲート絶縁膜 １２ 熱酸化シリコン膜 １３ 導電体 １４，１５，１６ 電極配線層 ２１ フォトレジストパターン ２２Ａ，２２Ｂ，３２Ａ フォトレジストパターンに
設けられている開口 ３４，３５，３６ 電極配線層 ３７，６８，６８′ コンタクト孔 ４１ Ｐ型ドレイン領域 ４２ Ｐ型ソース領域 ４３ Ｎ+ 型コンタクト領域 ５１ Ｎ型ドレイン領域 ５２ Ｎ型ソース領域 ５３ Ｐ+ 型コンタクト領域 ６０，７０ ソース領域とフィ−ルド絶縁膜５とのな
す直線状の境界 ８１ 第１のフォトレジストパターン ８２Ａ，８２Ｂ 第１のフォトレジストパターンに設
けられている開口 ９１ 第２のフォトレジストパターン ９２Ａ 第２のフォトレジストパターンに設けられて
いる開口
るＰ型不純物領域 ４Ａ，４Ｂ，４Ｃ ソースもしくはドレイン領域とな
るＮ型不純物領域 ５ フィ−ルド絶縁膜 ６ 層間絶縁膜 ７ 高融点金属シリサイド膜 ８，８Ａ，８Ｂ ポリシリコンゲート電極 ９Ａ，１９Ａ 深いコンタクト孔 ９′Ａ，１９′Ａ 深いコンタクト孔の上部分 ９Ｂ コンタクト孔 １１ ゲート絶縁膜 １２ 熱酸化シリコン膜 １３ 導電体 １４，１５，１６ 電極配線層 ２１ フォトレジストパターン ２２Ａ，２２Ｂ，３２Ａ フォトレジストパターンに
設けられている開口 ３４，３５，３６ 電極配線層 ３７，６８，６８′ コンタクト孔 ４１ Ｐ型ドレイン領域 ４２ Ｐ型ソース領域 ４３ Ｎ+ 型コンタクト領域 ５１ Ｎ型ドレイン領域 ５２ Ｎ型ソース領域 ５３ Ｐ+ 型コンタクト領域 ６０，７０ ソース領域とフィ−ルド絶縁膜５とのな
す直線状の境界 ８１ 第１のフォトレジストパターン ８２Ａ，８２Ｂ 第１のフォトレジストパターンに設
けられている開口 ９１ 第２のフォトレジストパターン ９２Ａ 第２のフォトレジストパターンに設けられて
いる開口
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−256356（ＪＰ，Ａ) 特開 平２−228071（ＪＰ，Ａ) 特開 平４−92417（ＪＰ，Ａ) 特開 昭56−161670（ＪＰ，Ａ) 特開 昭64−42818（ＪＰ，Ａ) 特開 平３−89553（ＪＰ，Ａ) 実開 昭55−149961（ＪＰ，Ｕ)
Claims (6)
- 【請求項１】 半導体基板の主面に選択的に設けられた
フィ−ルド絶縁膜により区画されたトランジスタ形成領
域に形成されたソース領域およびドレイン領域と、前記
ソース領域と前記ドレイン領域との間のチャネル領域上
にゲート絶縁膜を介して形成されたゲート電極とを有し
た絶縁ゲート電界効果トランジスタを具備し、前記絶縁
ゲート電界効果トランジスタの基板電位を前記半導体基
板の主面側から印加する半導体集積回路装置において、
前記ソース領域と前記フィ−ルド絶縁膜との境界の部分
に設けられ、かつ前記ソース領域より深いコンタクト孔
と、前記ソースおよびドレイン領域の上表面ならびに前
記コンタクト孔の内面のうち前記ソースおよびドレイン
領域の上表面のみに設けられた高融点金属シリサイド膜
と、前記コンタクト孔を充填する導電体とを有し、前記
コンタクト孔を充填する導電体を通して電源電位を前記
ソ−ス領域下の基板部分に前記基板電位として供給する
とともに前記ソース領域にソース電位として供給する構
造となっていることを特徴とする半導体集積回路装置。 - 【請求項２】 前記ソース領域と前記フィ−ルド絶縁膜
との前記境界は平面形状で直線状であり、前記コンタク
ト孔は前記境界から前記ソース領域および前記フィ−ル
ド絶縁膜の両方の側に股がって形成されていることを特
徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記ソース領域と前記フィ−ルド絶縁膜
との前記境界は平面形状で直線状であり、前記コンタク
ト孔は前記境界から前記フィ−ルド絶縁膜の方向のみに
延在して形成されていることを特徴とする請求項１記載
の半導体集積回路装置。 - 【請求項４】 半導体基板の主面に選択的に形成された
フィ−ルド絶縁膜と、前記半導体基板のＮ型領域にＰ型
ソースおよびドレイン領域が形成されたＰチャネル絶縁
ゲート電界効果トランジスタと、前記半導体基板のＰ型
領域にＮ型ソースおよびドレイン領域が形成されたＮチ
ャネル絶縁ゲート電界効果トランジスタとを有し、前記
Ｐチャネル絶縁ゲート電界効果トランジスタと前記Ｎチ
ャネル絶縁ゲート電界効果トランジスタとからＣＭＯＳ
を構成した半導体集積回路装置において、 前記Ｐ型ソース領域と前記フィ−ルド絶縁膜との境界の
部分に前記Ｐ型ソース領域より深い第１のコンタクト孔
が形成され、前記Ｐ型ソースおよびドレイン領域の上面
ならびに前記第１のコンタクト孔の内面のうち前記Ｐ型
ソースおよびドレイン領域の上面のみに高融点金属シリ
サイド膜が形成され、前記Ｐ型ソース領域下の前記半導
体基板の前記Ｎ型領域および前記Ｐ型ソース領域に接続
する第１の導電体で前記第１のコンタクト孔が充填さ
れ、 前記Ｎ型ソース領域と前記フィ−ルド絶縁膜との境界の
部分に前記Ｎ型ソース領域より深い第２のコンタクト孔
が形成され、前記Ｎ型ソースおよびドレイン領域の上面
ならびに前記第２のコンタクト孔の内面のうち前記Ｎ型
ソースおよびドレイン領域の上面のみに高融点金属シリ
サイド膜が形成され、前記Ｎ型ソース領域下の前記半導
体基板の前記Ｐ型領域および前記Ｎ型ソース領域に接続
する第２の導電体で前記第２のコンタクト孔が充填さ
れ、たことを特徴とする半導体集積回路装置。 - 【請求項５】 前記第１の導電体に高電位側の電源電位
を供給し、前記第２の導電体に低電位側の電源電位を供
給するような電極配線構造を有することを特徴とする請
求項４記載の半導体集積回路装置。 - 【請求項６】 シリコン基板の主面に選択的にフィ−ル
ド絶縁膜を形成し、前記半導体基板の第１導電型の不純
物領域上にゲート絶縁膜を介してゲート電極を形成し、
前記フィ−ルド絶縁膜と前記ゲート電極との間の前記不
純物領域の箇所に、上表面に高融点金属膜もしくは高融
点金属の合金膜が設けられた第２導電型のソースおよび
ドレイン領域を形成し、全体を被覆する層間絶縁膜を形
成する工程と、 前記ソース領域と前記フィ−ルド絶縁膜との境界の部分
上に第１の開口が設けられ前記ドレイン領域上に第２の
開口が設けられたマスクパターンを前記層間絶縁膜上に
形成する工程と、 前記マスクパターンをマスクにして高融点金属もしくは
高融点金属の合金およびシリコンより絶縁膜を優勢的に
エッチングする第１のエッチングを行い、前記第１の開
口下の前記層間絶縁膜および前記フィ−ルド絶縁膜をエ
ッチング除去して前記境界の部分の前記ソース領域の前
記高融点金属膜もしくは高融点金属の合 金膜および前記
フイールド絶縁膜下の前記シリコン基板を露出させ、か
つ第２の開口下の層間絶縁膜をエッチング除去して前記
ドレイン領域の前記高融点金属膜もしくは高融点金属の
合金膜を露出させてドレインコンタクト孔を形成する工
程と、 前記マスクパターンを再度マスクとして用いて高融点金
属もしくは高融点金属の合金よりシリコンを優勢的にエ
ッチングする第２のエッチングを行って前記第１の開口
下に露出した前記境界の部分の前記ソース領域の高融点
金属膜もしくは高融点金属の合金膜および前記シリコン
基板のうち前記シリコン基板の部分のみをエッチング除
去して、前記ソース領域より深いソース−基板コンタク
ト孔を形成する工程と、 前記ドレインコンタクト孔に導電体を充填してドレイン
電極を形成し、かつ前記ソース−基板コンタクト孔に導
電体を充填させてソースおよび基板電極を形成する工程
とを有することを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6322683A JP2702427B2 (ja) | 1994-12-26 | 1994-12-26 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6322683A JP2702427B2 (ja) | 1994-12-26 | 1994-12-26 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181221A JPH08181221A (ja) | 1996-07-12 |
| JP2702427B2 true JP2702427B2 (ja) | 1998-01-21 |
Family
ID=18146456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6322683A Expired - Lifetime JP2702427B2 (ja) | 1994-12-26 | 1994-12-26 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702427B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7670896B2 (en) * | 2006-11-16 | 2010-03-02 | International Business Machines Corporation | Method and structure for reducing floating body effects in MOSFET devices |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844592Y2 (ja) * | 1979-04-16 | 1983-10-08 | 富士通株式会社 | 半導体集積回路装置 |
| JPH02228071A (ja) * | 1989-02-28 | 1990-09-11 | Nec Corp | Ｐチャネル型電界郊果トランジスタを含む半導体装置 |
| JPH03256356A (ja) * | 1990-03-06 | 1991-11-15 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0492417A (ja) * | 1990-08-07 | 1992-03-25 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1994
- 1994-12-26 JP JP6322683A patent/JP2702427B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08181221A (ja) | 1996-07-12 |
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