JPH03256356A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03256356A JPH03256356A JP2055552A JP5555290A JPH03256356A JP H03256356 A JPH03256356 A JP H03256356A JP 2055552 A JP2055552 A JP 2055552A JP 5555290 A JP5555290 A JP 5555290A JP H03256356 A JPH03256356 A JP H03256356A
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 30
- 238000009792 diffusion process Methods 0.000 abstract description 43
- 239000000758 substrate Substances 0.000 abstract description 10
- 239000002184 metal Substances 0.000 abstract description 6
- 230000000149 penetrating effect Effects 0.000 abstract description 2
- 238000003475 lamination Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置、特に２つの拡散領域における共
通コンタクトを有するものの構造に関するものである。
通コンタクトを有するものの構造に関するものである。
Ｍ ＯＳ Ｆ Ｅ Ｔ （Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ型電界効果トランジスタ）に
は、正孔を多数キャリアとするＰチャンネルＭＯ３ＦＥ
Ｔ （以下、ＰＭＯ８と略称する）と電子を多数キャリ
アとするＮチャンネルＭＯＳＦＥＴ （以下、ＮＭＯＳ
と略称する）とがある。これらのＰＭＯ３とＮＭＯＳと
を同一基板上に形成して相補型回路を構成するＣＭ Ｏ
Ｓ （Ｃｏｓ＋ｐｌｉｓ＋ｅｎｔａｒｙ−ＭＯＳ）は低
消費電力で高速動作が可能なことや動作余裕度が広いこ
となどの優れた特徴を有している。
ｅｍｉｃｏｎｄｕｃｔｏｒ型電界効果トランジスタ）に
は、正孔を多数キャリアとするＰチャンネルＭＯ３ＦＥ
Ｔ （以下、ＰＭＯ８と略称する）と電子を多数キャリ
アとするＮチャンネルＭＯＳＦＥＴ （以下、ＮＭＯＳ
と略称する）とがある。これらのＰＭＯ３とＮＭＯＳと
を同一基板上に形成して相補型回路を構成するＣＭ Ｏ
Ｓ （Ｃｏｓ＋ｐｌｉｓ＋ｅｎｔａｒｙ−ＭＯＳ）は低
消費電力で高速動作が可能なことや動作余裕度が広いこ
となどの優れた特徴を有している。
この０ＭＯ３は半導体基板上にこの半導体基板とは逆の
導電型の半導体領域（以下、ウェルと記す）が島状に形
成されているため、このウェルの電位を固定するための
コンタクト（以下、ウェルコンタクトと記す）を形成す
る必要がある。
導電型の半導体領域（以下、ウェルと記す）が島状に形
成されているため、このウェルの電位を固定するための
コンタクト（以下、ウェルコンタクトと記す）を形成す
る必要がある。
以下、従来の０ＭＯ３におけるウェルコンタクトの構造
を第２図を用いて説明する。
を第２図を用いて説明する。
第２図は従来のＣＭＯ３におけるウェルコンタクトの構
造図であり、ｐ型半導体基板１の表面上に深いｎ型半導
体領域２（以下、ｎウェルと記す）が形成され、さらに
ｎウェル２内にＰＭＯ３のｐ型ソース７ａ、及びドレイ
ン拡散層７ｂが形成されている。さらにソースのｎ型拡
散層７ａに隣接してｎ型拡散層６が形成され、ウェルコ
ンタクト９ａを上記のｎ型拡散層７ａ及びｎ型拡散層６
の両方にかかるように形成した後、金属配線１０を被着
させることにより、ｎウェル２の電位をＰＭＯ３のソー
ス７ａと同電位に固定している。
造図であり、ｐ型半導体基板１の表面上に深いｎ型半導
体領域２（以下、ｎウェルと記す）が形成され、さらに
ｎウェル２内にＰＭＯ３のｐ型ソース７ａ、及びドレイ
ン拡散層７ｂが形成されている。さらにソースのｎ型拡
散層７ａに隣接してｎ型拡散層６が形成され、ウェルコ
ンタクト９ａを上記のｎ型拡散層７ａ及びｎ型拡散層６
の両方にかかるように形成した後、金属配線１０を被着
させることにより、ｎウェル２の電位をＰＭＯ３のソー
ス７ａと同電位に固定している。
また、同様にｐ型半導体基板１表面に形成されたＮＭＯ
３部分においては、ｎ型のソース６ａに隣接してｎ型拡
散層７が形成され、さらに上記のソース６ａ及びｎ型拡
散層７の両方にかかる位置にウェルコンタクト９ｂが形
成され、ｐ型半導体基板１の電位をＮＭＯ３のソース６
ａと同電位に固定している。
３部分においては、ｎ型のソース６ａに隣接してｎ型拡
散層７が形成され、さらに上記のソース６ａ及びｎ型拡
散層７の両方にかかる位置にウェルコンタクト９ｂが形
成され、ｐ型半導体基板１の電位をＮＭＯ３のソース６
ａと同電位に固定している。
〔発明が解決しようとする課題〕
従来の半導体装置のウェルコンタクトは以上のように構
成されているので、ｎ型拡散層とｎ型拡散層とが隣接配
置されており、コンタクト面積を縮小することが困難で
あり、また、このままの構造でコンタクトを小さくした
場合、コンタクトの縮小に伴ってコンタクト抵抗が急激
に増加するという問題点があった。
成されているので、ｎ型拡散層とｎ型拡散層とが隣接配
置されており、コンタクト面積を縮小することが困難で
あり、また、このままの構造でコンタクトを小さくした
場合、コンタクトの縮小に伴ってコンタクト抵抗が急激
に増加するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ウェルコンタクトの面積を縮小することがで
きるとともに、コンタクト抵抗も低減することができる
半導体装置を得ることを目的とする。
たもので、ウェルコンタクトの面積を縮小することがで
きるとともに、コンタクト抵抗も低減することができる
半導体装置を得ることを目的とする。
この発明に係る半導体装置のウェルコンタクトは、ｎ型
拡散層とｎ型拡散層とを積層構造となるように形成する
とともに、ウェルコンタクト孔を、上記積層構造の拡散
層のうち、上方の拡散層を貫通して下方の拡散層に達す
るように形成したものである。
拡散層とｎ型拡散層とを積層構造となるように形成する
とともに、ウェルコンタクト孔を、上記積層構造の拡散
層のうち、上方の拡散層を貫通して下方の拡散層に達す
るように形成したものである。
この発明においては、ウェルコンタクト部のｎ型拡散層
とｎ型拡散層とを積層構造となるように構成したので、
コンタクト面積を縮小することができる、また、コンタ
クト孔を積層構造の拡散層を貫通するように形成したの
で、拡散層と金属配線との接触面積が増加し、コンタク
ト抵抗を低減できる。
とｎ型拡散層とを積層構造となるように構成したので、
コンタクト面積を縮小することができる、また、コンタ
クト孔を積層構造の拡散層を貫通するように形成したの
で、拡散層と金属配線との接触面積が増加し、コンタク
ト抵抗を低減できる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体装置のウェル
コンタクトの構造を示す断面図であり、第２図と同一符
号は同一または相当部分を示し、ここではｎウェル表面
に形成したＰＭＯ３部分のウェルコンタクトについて示
している。
コンタクトの構造を示す断面図であり、第２図と同一符
号は同一または相当部分を示し、ここではｎウェル表面
に形成したＰＭＯ３部分のウェルコンタクトについて示
している。
図に示すように、ｐ型半導体基板１の表面にｎウェル２
が形成され、厚い酸化膜４で分離された領域に、ゲート
５とｎ型拡散層のソース７ａ’とドレイン７ｂとが形成
され、ＰＭＯ３を構成している。このｐ型のソース７ａ
’の下部にはｎ型拡散層６′が形成されている。ウェル
コンタクト９′は上記のソース領域７ａ′を貫通してｎ
型拡散層６′に達するような深さに形成されており、さ
らに上記のウェルコンタクト９゛の内部には金属配線層
１０′が形成されている。
が形成され、厚い酸化膜４で分離された領域に、ゲート
５とｎ型拡散層のソース７ａ’とドレイン７ｂとが形成
され、ＰＭＯ３を構成している。このｐ型のソース７ａ
’の下部にはｎ型拡散層６′が形成されている。ウェル
コンタクト９′は上記のソース領域７ａ′を貫通してｎ
型拡散層６′に達するような深さに形成されており、さ
らに上記のウェルコンタクト９゛の内部には金属配線層
１０′が形成されている。
次に本発明の製造方法について第３図を用いて説明する
。
。
まず図Ａに示されるように、ゲート電極５． ｎ型拡
散層のソース７ａ’とドレイン７ｂとで構成されるＰＭ
Ｏ３の表面を絶縁膜８で覆う。
散層のソース７ａ’とドレイン７ｂとで構成されるＰＭ
Ｏ３の表面を絶縁膜８で覆う。
次に図Ｂで示されるように、絶縁膜８表面に第１のフォ
トレジスト１１を用いコンタクトのパターン形成を行な
い、これをマスクとして絶縁膜８をエツチングし、コン
タクト孔を開孔する。
トレジスト１１を用いコンタクトのパターン形成を行な
い、これをマスクとして絶縁膜８をエツチングし、コン
タクト孔を開孔する。
続いて図Ｃに示されるように第１のフォトレジスト１１
を残したまま、ウェルコンタクトを除く他の部分を第２
のフォトレジスト１２を用いてパターンニングし、これ
を用いてウェルコンタクト９′部分をエツチングし、ソ
ース拡散領域７ａを貫通する孔を開ける。さらに例えば
リン（Ｐ）等のｎ型不純物（６ａ）を、ウェルコンタク
ト９′の底部に注入する。
を残したまま、ウェルコンタクトを除く他の部分を第２
のフォトレジスト１２を用いてパターンニングし、これ
を用いてウェルコンタクト９′部分をエツチングし、ソ
ース拡散領域７ａを貫通する孔を開ける。さらに例えば
リン（Ｐ）等のｎ型不純物（６ａ）を、ウェルコンタク
ト９′の底部に注入する。
そして第１．第２のレジストパターンの残りを除去し、
アニールを施すと図Ｃに示すような構造が得られる。
アニールを施すと図Ｃに示すような構造が得られる。
このように本実施例によれば、ＰＭＯ３のウェルコンタ
クトの構造を、ｐ型拡散層のソース領域７ａ”の下方に
ｎ型拡散層６′を形成し積層構造とするとともに、ウェ
ルコンタクト１０′をｐ型拡散層のソース領域７ａ’を
貫通しｎ型拡散層６′に達するように形成したので、コ
ンタクト面積を縮小でき、かつコンタクト抵抗も低減す
ることができる。
クトの構造を、ｐ型拡散層のソース領域７ａ”の下方に
ｎ型拡散層６′を形成し積層構造とするとともに、ウェ
ルコンタクト１０′をｐ型拡散層のソース領域７ａ’を
貫通しｎ型拡散層６′に達するように形成したので、コ
ンタクト面積を縮小でき、かつコンタクト抵抗も低減す
ることができる。
なお、上記実施例では、ｎウェル２内に形成したＰＭＯ
３のウェルコンタクト９′を例として説明したが、ｐウ
ェル内に形成したＮＭＯ３の場合であってもよく、この
場合、ｎ型のソースの下部にｐ型拡散層を形成し、さら
にｎ型のソースを貫通して上記ｐ型の拡散層に達するウ
ェルコンタクト孔を形成すれば上記ＰＭＯ３の実施例と
同様の効果が期待できる。
３のウェルコンタクト９′を例として説明したが、ｐウ
ェル内に形成したＮＭＯ３の場合であってもよく、この
場合、ｎ型のソースの下部にｐ型拡散層を形成し、さら
にｎ型のソースを貫通して上記ｐ型の拡散層に達するウ
ェルコンタクト孔を形成すれば上記ＰＭＯ３の実施例と
同様の効果が期待できる。
さらに本発明は、ｎ型半導体基板のものに適用できるこ
とは言うまでもない。
とは言うまでもない。
以上のように、この発明によれば、ウェルコンタクト部
のｐ型拡散層とｎ型拡散層とを積層構造としたので、コ
ンタクト面積を縮小できる、また、上記積層構造の拡散
層の上方の拡散層を貫通するようにウェルコンタクトを
形成したので、拡散層と金属配線層との接触面積が増え
、コンタクト抵抗も低減できるという効果がある。
のｐ型拡散層とｎ型拡散層とを積層構造としたので、コ
ンタクト面積を縮小できる、また、上記積層構造の拡散
層の上方の拡散層を貫通するようにウェルコンタクトを
形成したので、拡散層と金属配線層との接触面積が増え
、コンタクト抵抗も低減できるという効果がある。
第１図は本発明の一実施例による半導体装置のウェルコ
ンタクトの断面構造図、第２図は従来の半導体装置のウ
ェルコンタクトの断面構造図、第３図は本発明の一実施
例による半導体装置の製造工程図である。 図において、１は半導体基板、２はｎウェル、６′はｎ
型拡散層、７ａ”はｐ型のソース、７ｂはｐ型のドレイ
ン、９′はウェルコンタクト、１０′は金属配線である
。 なお図中同一符号は同−又は相当部分を示す。 第１図
ンタクトの断面構造図、第２図は従来の半導体装置のウ
ェルコンタクトの断面構造図、第３図は本発明の一実施
例による半導体装置の製造工程図である。 図において、１は半導体基板、２はｎウェル、６′はｎ
型拡散層、７ａ”はｐ型のソース、７ｂはｐ型のドレイ
ン、９′はウェルコンタクト、１０′は金属配線である
。 なお図中同一符号は同−又は相当部分を示す。 第１図
Claims (1)
- （１）第１導電型の半導体領域と、該半導体領域に当接
して形成された第２導電型の半導体領域との両方に接触
し、上記第１導電型の半導体領域と第２導電型の半導体
領域とを同一電位に固定するようにしたコンタクトを有
する半導体装置であって、 上記第２導電型の半導体領域の上面が少なくとも上記第
１導電型の半導体領域の上面よりも下方に形成され、 上記コンタクトの穴が上記第１導電型の半導体領域を貫
通し、かつ上記第２導電型の半導体領域の下面よりは浅
く形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055552A JPH03256356A (ja) | 1990-03-06 | 1990-03-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055552A JPH03256356A (ja) | 1990-03-06 | 1990-03-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03256356A true JPH03256356A (ja) | 1991-11-15 |
Family
ID=13001866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2055552A Pending JPH03256356A (ja) | 1990-03-06 | 1990-03-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03256356A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08181221A (ja) * | 1994-12-26 | 1996-07-12 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置およびその製造方法 |
| JP2002504267A (ja) * | 1997-06-10 | 2002-02-05 | スペクトリアン | トレンチソースコンタクトを備えた横拡散ｍｏｓトランジスター |
| JP2005347360A (ja) * | 2004-06-01 | 2005-12-15 | Nec Electronics Corp | 半導体装置及びその製造方法 |
-
1990
- 1990-03-06 JP JP2055552A patent/JPH03256356A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08181221A (ja) * | 1994-12-26 | 1996-07-12 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置およびその製造方法 |
| JP2002504267A (ja) * | 1997-06-10 | 2002-02-05 | スペクトリアン | トレンチソースコンタクトを備えた横拡散ｍｏｓトランジスター |
| JP4778127B2 (ja) * | 1997-06-10 | 2011-09-21 | ロベック アクイジションズ リミテッド エルエルシー | トレンチソースコンタクトを備えた横拡散ｍｏｓトランジスター |
| JP2005347360A (ja) * | 2004-06-01 | 2005-12-15 | Nec Electronics Corp | 半導体装置及びその製造方法 |
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