JPH01253265A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH01253265A
JPH01253265A JP63080577A JP8057788A JPH01253265A JP H01253265 A JPH01253265 A JP H01253265A JP 63080577 A JP63080577 A JP 63080577A JP 8057788 A JP8057788 A JP 8057788A JP H01253265 A JPH01253265 A JP H01253265A
Authority
JP
Japan
Prior art keywords
region
oxide film
semiconductor substrate
substrate
boundary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63080577A
Other languages
English (en)
Inventor
Yoshiaki Nozaki
義明 野崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP63080577A priority Critical patent/JPH01253265A/ja
Publication of JPH01253265A publication Critical patent/JPH01253265A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76275—Vertical isolation by bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は縛電体分離構造の半導体素子部と基板方向へ電
流を流す縦型ＭＯＳを同一基板上ンこ形成した半導体装
置に関するものである。
（従来の技術） 誘電体分離技術を用いた半導体装置は、第７図に示され
るように、第１の導電型の第１の半導体基板】の全面に
酸化膜２を形成し、更【ζそのＪＪ：第１の導電型の第
２の半導体基板８を重ね合せ、１０００℃程度で熱処理
することにより両者をはり合せ、Ｓｏ　Ｉ　（５ｉｌｉ
ｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏｒ）構造の半導体基板
を構成する。この第２の半導体基板８にポリシリコン４
及び酸化膜１８によって分離された複数の領域を形成し
、例えば左方の領域にｐ型拡散層５．Ｎ生型拡散層７．
ゲート酸化膜１２゜ゲート電極１１等よりなるＮＭＯＳ
と右方の領域にｎ型拡散層６．Ｐ＋型拡散層８．ゲート
酸化膜１２、ゲート電極１１等よりなるＰＭＯ３を形成
しである。この場合、各素子は完全に分離されており、
ＣＭＯ８の微細化に伴なって、熱の放散により回路故障
の発生する、所謂ラッテアップ対策にすぐれている。
（発明が解決しようとする課題） 大電流を流す場合、各素子が完全に分離されているため
ラッチアップの見地からは良いが、第１の半導体基板１
と第２の半導体基板３の境界に酸化膜２が存在するため
、大電流を流すための縦型ＭＯＳを含む多機能ＩＣを一
チツプ上に構成することができなかった。
（課題を解決するための手段） 本発明においては、誘電体分離構造の素子に対応する第
１の半導体基板と第２の半導体基板の境界に酸化膜を設
け、縦型ＭＯ８に対応する第１の半導体基板と第２の半
導体基板の境界の酸化膜を設けないで一体化し、同一チ
ップ上に誘電体分離構造の素子と縦型ＭＯＳの双方の素
子を形成させる。
（作用〕 誘電体分離構造の素子に対応する領域の内部には酸化膜
が設けられ各素子が独立しているのでラッチアップが防
止され、縦型ＭＯ３に対応する領域の内部には酸化膜が
設けられていないので、縦型ＭＯ９により大電流を通過
させることができる。
（実施例） 本発明の一実施例の断面図を第１図に示し、その工程を
第２図乃至第６図に示す。
１）第２図においてｐ型又はｎ型の導電型の第１の半導
体基板１の一方の面の誘電体分離構造の素子の予定領域
に、酸化膜２を設は他の部分すなわち縦型ＭＯＳの予定
領域に、選択エピタキシアル成長を行うことにより、そ
の厚さが酸化膜２の厚さと同じになるように成長時間を
制御し、第１の半導体基板１と同一の導電型のエピタキ
シアル層１７を形成させる。作製しようとする縦型ＭＯ
ＳがＮＭＯ８のときは、ｎ型の半導体基板を用いる。
２）次に第３図に示すように、半導体基板１と同一の導
電型の第２の半導体基板８を、第１の半導体基板１の表
面に重ね合わせ、１０００℃程度で熱処理することによ
り、半導体基板のはり合わせを行う。この構造は第２図
の基板上にエピタキシャル成長を行い、酸化膜上に残る
ポリシリコンをレーザーアニールすることでも実現でき
る。
８）第４図に示されるように、第２の半導体基板２の素
子分離部分をドライエツチングし分離溝２０゜２０、・
・・を設け、その表面を酸化し酸化膜１８を形成させる
。
４）第５図に示すよりに、ポリシリコン４を表面に厚く
堆積し同時に溝堀めを行なう。
５）第６図に示すように、エッチバックにより、素子分
離部分の溝の内部のポリシリコンのみを残す。
６）第１図に示すように、誘電体分離構造の素子　・に
対応する領域１５には、ｐ型拡散層５．Ｎ生型拡散層７
，７．ゲートＧ、ゲート酸化膜２１．ゲート電極２２．
ソース又はドレン電極２８．２４等よりなる第１のＭＯ
Ｓ及びＮ型拡散層６．ｐ＋型型数散層８８．ゲートＧ、
ゲート酸化膜２１゜ゲート電極２２．ソース又はドレン
電極２８．２４等からなる第２のＭＯＳが形成され、両
者を結線することによりＣＭＯＳを構成することができ
る。
一方縦型ＭＯ８領域には、ゲート３０．ゲート電ｉａ　
２　、　ケ−）酸化膜１２　、　ソーｘｉｌｉ極３１，
８１゜ドレン電極り等よりなる縦型ＭＯ８１６が形成さ
れる。９は全体を覆うパッジベージロン膜である。
誘電体分離構造の素子の領域には、ＣＭＯＳの代りにバ
イポーラＩＣを形成することもできる。
（発明の効果） 本発明によれば、誘電体分離構造の素子と縦型ＭＯ８と
を同一のチップに形成できるから、ドライバーや電話Ｉ
Ｃ等の多機能化を図ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図〜第６図は
その実施例の工程を示す図、第７図は従来の！［体分離
構造の素子の断面図を示す。 １・・・第１の半導体基板　　２・・・酸化膜３・・・
第２の半導体基板　　４・・・ポリシリコン１８・・・
酸化膜　　　　　３０・・・ゲート３１・・・ソース電
極　　　３２・・・ゲート電極叶・・ドレン電極 １５０ＭＯ８１ｇ＃ＶＭＯ８ 第６　図

Claims (1)

    【特許請求の範囲】
  1. 　同一の導電型の第１の半導体基板と第２の半導体基板
    とをはり合わせたものに誘電体分離構造の素子領域と縦
    型ＭＯＳ領域を設け、前者の領域に対応する第１の半導
    体基板と第２の半導体基板の境界には酸化膜の層を設け
    、後者の領域に対応する第１の半導体基板と第２の半導
    体基板の境界は一体化され酸化膜を設けていない半導体
    装置。
JP63080577A 1988-03-31 1988-03-31 半導体装置 Pending JPH01253265A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63080577A JPH01253265A (ja) 1988-03-31 1988-03-31 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63080577A JPH01253265A (ja) 1988-03-31 1988-03-31 半導体装置

Publications (1)

Publication Number Publication Date
JPH01253265A true JPH01253265A (ja) 1989-10-09

Family

ID=13722199

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63080577A Pending JPH01253265A (ja) 1988-03-31 1988-03-31 半導体装置

Country Status (1)

Country Link
JP (1) JPH01253265A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0485719A2 (en) * 1990-11-16 1992-05-20 Shin-Etsu Handotai Company Limited Dielectrically isolated substrate and a process for producing the same
EP0485720A2 (en) * 1990-11-16 1992-05-20 Shin-Etsu Handotai Company Limited Dielectrically isolated substrate and a process for producing the same
US5496760A (en) * 1991-05-09 1996-03-05 Fuji Electric Company, Ltd. Method for manufacturing dielectrics dividing wafer with isolated regions
US5525824A (en) * 1993-11-09 1996-06-11 Nippondenso Co., Ltd. Semiconductor device with isolation regions
US7235857B2 (en) * 2001-05-25 2007-06-26 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0485719A2 (en) * 1990-11-16 1992-05-20 Shin-Etsu Handotai Company Limited Dielectrically isolated substrate and a process for producing the same
EP0485720A2 (en) * 1990-11-16 1992-05-20 Shin-Etsu Handotai Company Limited Dielectrically isolated substrate and a process for producing the same
EP0485719A3 (en) * 1990-11-16 1995-12-27 Shinetsu Handotai Kk Dielectrically isolated substrate and a process for producing the same
EP0485720A3 (en) * 1990-11-16 1995-12-27 Shinetsu Handotai Kk Dielectrically isolated substrate and a process for producing the same
US5496760A (en) * 1991-05-09 1996-03-05 Fuji Electric Company, Ltd. Method for manufacturing dielectrics dividing wafer with isolated regions
US5525824A (en) * 1993-11-09 1996-06-11 Nippondenso Co., Ltd. Semiconductor device with isolation regions
US5650354A (en) * 1993-11-09 1997-07-22 Nippondenso Co., Ltd. Method for producing semiconductor device
US7235857B2 (en) * 2001-05-25 2007-06-26 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device

Similar Documents

Publication Publication Date Title
JP4332925B2 (ja) 半導体装置およびその製造方法
TW511276B (en) Semiconductor device and its production method
JPH08227998A (ja) バックソースｍｏｓｆｅｔ
JPH11135794A (ja) 半導体装置、その製造方法
JPS62174966A (ja) 半導体装置の製造方法
JP2991489B2 (ja) 半導体装置
JPH02166762A (ja) コンパクトｃｍｏｓデバイス及びその製造方法
JPS6336566A (ja) 半導体装置の製造方法
JP2017224794A (ja) 半導体装置および半導体装置の製造方法
JPH01123458A (ja) 相補型バイポーラと相補型ｍｏｓとを組合せた手段およびその製造方法
JPH01253265A (ja) 半導体装置
JPH01155654A (ja) 相補型集積回路
JPH09167838A (ja) 半導体装置及びその製造方法
JPS6050063B2 (ja) 相補型ｍｏｓ半導体装置及びその製造方法
JPH10163338A (ja) 半導体装置とその製造方法
JP3217552B2 (ja) 横型高耐圧半導体素子
JPS5944784B2 (ja) 相補型ｍｏｓ半導体装置
JPH06151740A (ja) パワー半導体装置
JPS61107759A (ja) 相補型半導体装置
JP3093226B2 (ja) 半導体装置及びその製造方法
JPH03256356A (ja) 半導体装置
JP2730334B2 (ja) 半導体装置およびその製造方法
JPS6334949A (ja) 半導体装置及びその製造方法
JPH05129425A (ja) 半導体装置およびその製造方法
JPH03196672A (ja) Ｃｍｏｓ集積回路