JPS6336566A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6336566A JP61178890A JP17889086A JPS6336566A JP S6336566 A JPS6336566 A JP S6336566A JP 61178890 A JP61178890 A JP 61178890A JP 17889086 A JP17889086 A JP 17889086A JP S6336566 A JPS6336566 A JP S6336566A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に係り、特に、高速、高集積化に
好適なバイボーラ型．トランジスタを有する半導体装置
に関する。
〔従来の技術〕
バイポーラトランジスタから成る半導体装置に関する従
来技術として、例えば、特開昭５９−８０９６８号公報
に開示された技術がある。仁の従来技術による半導体装
置は、基板内に埋込まれた高濃度ｎ型導電層によりコレ
クタ領域が形成されており、また、トランジスタ等の素
子間の分離を選択酸化法により形成された厚い酸化珪素
（以下Ｓｉｎ，という）膜とｐｎ接合の組み合せにより
行っていた。
第４図は前記従来技術による半導体装置におけるバイポ
ーラトランジスタの断面構造を示すものであり、図にお
いて、Ｉはｐ−のシリコン基板、３１はｎ十埋込みコレ
クタ層、３２は素子間分離ｐ＋層、おは素子間分離領域
、３４はエミツタ層、あはベース層、あは８ｉ０，膜で
ある。
この従来技術によるバイポーラトランジスタは、第４図
に示すように、ｐ一基板Ｉ上に、ｎ十埋込みコレクタ層
３１、ベース層あ、エミツタ層３４が順次上層に積み重
ねられて構成され、さらに隣接する素子との間に、素子
間分離用ｐ中層３２と８ｉ０゜膜３６による素子間分離
領域３３を設けて構成されている。
〔発明が解決しようとする問題点〕
一般に、バイポーラトランジスタにおけるコレクタ直列
抵抗ｒｅｓは、素子の高速化を図る上で重要な因子であ
る。すなわち、このコレクタ直列抵抗ｒｃｓが高い場合
、トランジスタは、利得帯域幅積ｆＴが低下し、また大
電流領域で飽和状態になり易くなるため、高速動作が困
難となる。従って、コレクタ直列抵抗ｒｃｓは充分に低
い値に制御することが必要である。第４図に示す従来技
術によるバイポーラトランジスタにおけるコレクタ直列
抵抗ｒｃｓは、図中に示すように、コレクタ層引上げ領
域とｎ十埋込みコレクタ層３１との間の抵抗ｒｃｓｔ、
ｎ十埋込みコレクタ層３１の抵抗ｒ。、２、該コレクタ
層３１とローの低濃度コレクタ層との間の抵抗ｒｃｓ３
の直列抵抗から成る。この中で前記抵抗ｒｃｓの大きさ
を決定する主な成分は、抵抗ｒｃｓｉ２、すなわちｎ十
埋込みコレクタ層３１の抵抗である。通常□＋埋込み層
は、８ｂ、Ａｓ等のドナー型不純物をドーピングして形
成されるが、その層抵抗は、１ｏｏΩ／口程度の大きさ
を有している。半導体装置として形成されるトランジス
タ等の素子の微細化に伴い、前記ｎ十埋込みコレクタ層
３１の深さ方向の幅は、今後さらに狭く形成する必要が
ある。従って、第４図に示した半導体装置は、このまま
の構造で高密度化を行うと、コレクタ直列抵抗ｒｃｓが
さらに大きくなってしまい、素子の動作を高速化するこ
とができないという問題点があった。
また、前記従来技術による半導体装置は、第４図に示す
ように、隣接する素子間の分離が、ＳｉＯ。
膜間とｐｎ接合との組合せにより行われており、この分
離幅ｄを狭く設定すると、コレクタ層に負のバイアスが
印加された場合、素子間分離領域３３に設けられた素子
間分離用ｐ＋Ｎ３２が空乏化（パンチスルー）して、隣
接する埋込みコレクタ層のｎ＋−ｎ一層間が導通状態と
なる。このため、素子間分離領域３３の分離幅ｄは、素
子間分離用ｐ中層３２がパンチスルーを起さない距離以
上に設定する必要があり、従来技術による半導体装置で
は、素子分離幅の微細化が困難であり、素子の高集積化
が図れないという問題点があった。
さらに、前記従来技術においては、前記素子間分離用の
ｐ＋十層２と口＋埋込みコレクタ層３１との間のｐｎ接
合に、比較的大きな静電容量を生じ、コレクタと基板間
の静電容量がこのｐｎ接合により増加することになり、
半導体装置の励作速反を遅くするという問題点があった
。
本発明の目的は、従来技術における前述のよ５な問題点
を解決し、コレクタ直列抵抗ｒｃｓおよびコレクター基
板間の静電容量を充分小さくでき、素子間の分離幅ｄを
充分狭く設定できる半導体装置の構造を提供し、高速、
高集積化に好適なバイポーラ型半導体装置を提供するこ
とにある。
ｃ問題点を解決するための手段〕 本発明によれば、前記目的は、２枚の半導体基体を半導
体酸化ｊ換および金属シリサイド膜を介しえばバイポー
ラトランジスタの一つの領域、例えば、ｎ十埋込みコレ
クタ層の直下に該ｎ十埋込みコレクタ層とオーミックに
接続された高融点の金属シリサイド層を設け、素子間の
電気的分離を絶縁層によって行う構造とすることにより
達成される。
〔作　用〕
ｎ十塚込みコレクタ層の直下に設けた金属シリサイド層
は、該コレクタ層とオーミックに接続されており、コレ
クタ直列抵抗ｒｃｓＯ値は、この金属シリサイドの層抵
抗に依存して決定され、従来技術の場合に比較して大幅
に低減することができる。例えば、厚みが３５００人の
タングステンシリサイド（ＷＳ＋２）を設けた場合、そ
の）り抵抗は約２Ω／口となり、従来技術の場合の約１
１５０に低減する。これ−より、コレクタ直列抵抗ｒｃ
ｓの値も同程度に低減され、素子の高速動作が可能とな
る。
また、素子間は、絶縁層のみで分離されているので、従
来技術におけるｐｎ接合による分離のようなバンチスル
ーの問題がなく、絶縁層の絶縁破壊強度で決定される分
離幅まで素子間を狭く設定できる。従って、半導体装置
の素子の高集積化が容易に行い得る。
〔実施例〕
以下、本発明による半導体装置の一実施例を図面につい
て詳細に説明する。
第１図は本発明の一実施例の半導体装置の縦断面図、第
２図はその製造工程毎の縦断面図、第３図は製造工程に
用いるエッチャントのシリコン中のｎ型不純物ム度とシ
リコンのエツチング速度との関係を説明する図である。
第１図および第２図において、１はｎ′″のシリコン基
板、２はｎ＋のシリコン基板、３はＳｉＯ□膜、４は単
結晶シリコン層、５はｎ＋コレクタ層、６は多結晶シリ
コン膜。
７および８はＭｏ膜、９はＭｏ５ｉｚ層、１０および１
２はＳｉｎ、膜、１１は素子間分離領域、１３はコレク
タ層引上げ領域、１４はペース領域、１５はエミッタ電
極、１６はエミッタ領域、１７は外部ベース領域、１８
はＰＳＧ膜、１９は電極配線層である。
本発明による半導体装置であるバイポーラトランジスタ
は、第１図に示すように、ｎ−のシリコン基板１上に、
Ｓｉｎ、膜３、金属シリサイド（Ｍｏ８ｉｚ）層９、該
金属シリサイド層９にオーミックに接続された高濃度ｎ
＋コレクタ層５．ベース４１４、エミツ、り層１６が順
次上層に積み重ねられて構成され、さらに、隣接する素
子との間に素子間分離領域として８ｉ０．膜、１２とＰ
ＳＧ膜による絶縁膜を設けて、構成される。
次に、この半導体装置の製造工程について、各工程毎の
縦断面図を示す第２図により説明する。
不純物濃度が１０”ｃｍ−”のｎ−のシリコン基板１上
に約５０００又のＳ１０．膜３を設け、さらに該Ｓ１０
゜膜３上に１５００　＆のＭｏ膜７を設けた基板Ｎを製
造する。一方、不純物濃度が２　Ｘ　１０”　ｃｒｎ−
３のｎ＋のシリコン基板２上にエピタキシャル成長法に
より、不純物濃度が１０”ｃｒｎ−３程度の単結晶シリ
コン層４を設け、次いでＡｓをイオン注入することによ
りｎ＋コレクタ層５を設け、さらに、約５５００Ａの厚
みの多結晶シリコン膜６、該シリコン膜６の上に５００
にのＭｏ膜８を設けた基板Ｂを製造する〔第２図（ａ）
〕。
前記基板ＡおよびＢのＭｏ膜７，８が設けられている面
を密着加工した状態で、９００Ｃ程度の熱処理を施し、
前記Ｍｏ膜７，８と前記多結晶シリコン膜６とを反応さ
せ、約４５００人のＭｏ５ｉｚ膜９を形成する〔第２図
（ｂ）〕。
次に、接着された基板Ａ、Ｂの側面に８ｉ３Ｎ４膜を設
けた後、ＨＦ　：　ＨＮＯ，：　Ｃ）ｉ、　Ｃ００Ｈ＝
　１　：　３　：１６の構成比を有するエツチャンｌｔ
−用い、ｎ＋のシリコン基板２のみを除去する〔第２図
（Ｃ）〕。なお、前前記エラチャンによるエツチング特
性は、第３図に示すような、ｎ型不純物濃度に対するエ
ツチング速度を示し、このエッチャントは、高濃度のｎ
型シリコンのみを選択的にエツチングできるので、自己
整合的にｎ−エピタキシャル層４を残すことができる。
次に１選択酸化によりＳｉＯ２膜１０全１０た後、ｎ−
の単結晶シリコン層４、ｎ＋コレクタ層５およびＭｏ８
ｉ２膜９を通常のドライエツチング法で溝状に除去して
素子間分離領域１１を形成する。その後、基板全面を酸
化することにより、Ｓｉｎ、膜１２を設ける〔第２図（
ｄ）〕。
次に、選択的にＡｓをイオン注入し、熱処理することに
より、コレクタ層引上げ領域１３を形成し、次い、で、
選択的にＢをイオン注入し熱処理することによりペース
領域１４を形成する。さらに、エミッタを設ける領域の
Ｓｉｎ、膜を選択的に除去した後、全面に多結晶シリコ
ン膜を被着させ、該多結晶シリコン膜中にＡｓイオンを
注入し、熱処理することによりエミッタ領域１６を形成
した後、該多結晶シリコンを選択的に加工してエミッタ
電ｍ１５を設ける。その後、Ｂを選択的にイオン注入し
、熱処理することにより外部ペース領域１７を形成する
〔第２図（ｅ）〕。
次に、全面にＰＳＧ膜１８を設けた後、選択的にこのＰ
ＳＧ膜１８とＳｉｎ、膜１２を除去することにより、コ
レクタ、エミッタおよびベースの各領域上にコンタクト
ホールを設け、その後、全面ｉｌ′ｃＡｔ系の導電膜を
設けた後、選択蝕刻して電極配線層１９を設ける〔第２
図（ｆ）〕。
以上により、本発明による半導体装置であるバイポーラ
型トランジスタを得ることができる。
前述した本発明の実施例によるバイポーラを半導体装置
は、高濃度ｎ＋コレクタ層５およびコレクタ引き上げ領
域１３と、その下層に設けられたＭｏ５ｉｚ膜９がオー
ミックに接続されているため。
コレクタ直列抵抗ｒｃ１１をほぼＭｏ　８　ｉ　２膜９
０層抵抗２Ω／口で決定される小さな値にすることがで
きる。従って、この半導体装置は、大電流領域での胞和
を抑制でき、かつ利得帯域幅積ｆ？を大きくすることが
できるので、素子動作の高速化を図ることができる。ま
た、素子間分離領域１１は、Ｓ　ｉｏ、膜１２とＰＳＧ
膜１８による絶縁膜で構成したので、この分離領域１１
の分離幅をこれらの絶縁膜１２．１８の絶縁破壊強度で
決定される厚み幅まで狭く設定することができ、また、
素子間分離領域にｐｎ接合をもたないので、コレクター
基板間の静電容量を少なくすることができる。従って、
前記実施例によれば、素子の高速化、高集積化、高密度
化を容易に達成することができる。
なお、前述した本発明の実施例において、高濃度ｎ＋コ
レクタ層５およびコレクタ引き上げ領域１３の直下に設
けた金属シリサイド膜は、ＭｏＳｉ２膜９としたが、Ｗ
ｈｉｚまたはＴｉ８ｉｚ膜等であっても良く１、高融点
かつ低抵抗の金属シリサイドであれば他の材料であって
もよい。また、本発明は、コレクタ層直下に低抵抗材を
設けてコレクタ直列抵抗ｒｃｓＯ値を低減化すること、
および素子間を絶縁層で分離することにより素子の高集
積化を図るものであるから、他の領域における構造上の
相違がある場合も、あるいは梨遣方法上の相違がある場
合にも、本発明と同様な効果を奏し得るものである。
〔発明の効果〕
以上説明したように、本発明によれば、コレクタ直列抵
抗ｒｃｓを従来技術による場合に比較して数十分の一以
下に低減することができ、コレクター基板間の静電容量
も少なくすることができるので、素子の高速化を達成す
ることができるとともに、素子間を絶縁層により分離で
きるので、素子の高集積化、高密度化を容易に達成する
ことができる。
【図面の簡単な説明】
第１図は本発明の一実施例の半導体装置の縦断面図、第
２図（ａ）〜（ｆ）はその製造工程毎の縦断面図、第３
図は製造工程に用いるエッチャントのエツチング特性を
説明する図、第４図は従来技術による半導体装置の縦断
面図である。 １・・・・・・ｎ−のシリコン基板、２・・・・・・ｎ
＋のシリコン基板、３．１０．１２．・・・・・・Ｓｉ
ｎ、膜、４・・・・・・単結晶シリコン）”Ｊ、５・・
・・・・ロ＋コレクタ層、６・・・・・・多結晶シリコ
ン膜、７．８・・・・・・Ｍｏ膜、９・・・・・・Ｍｏ
　Ｓ　ｉ　２膜、１１・・・・・・素子間分離領域、１
３・・・・・・コレクタ層引上げ領域、１４・・・・・
・ペース領域、１５・・・・・・エミッタ電極、１６・
・・・・・エミッタ領域、１７・・・・・・外部ペース
領域、１８・・・・・・ＰＳＧ膜、１９・・・・・・電
極配線層、Ｉ・・・・・・ｐ−のシリコン基板、３１・
・・・・・ｎ十埋込みコレクタ層、３２・・・・・・素
子間分離用ｐ中層、３３・・・・・・素子間分離領域、
あ・・・・・・エミツタ層、３５　曲・・ペース層、３
６・・・・・・ＳｉＯ。 膜！ 第１図 １−−一−−ｎ−シリコン墓扱 ３、ＩＱ、１２−−−−５ｉＯｚ膜 ５−−−−ｎ＋コレク７層 ９−−−−＆ＪＬ：７りすイド屑 １４−−−一へ・・−ス４日賊 ／６−−−−エミ・ツク領域 第２図 基極Ａ　　　　＆板Ｂ 第２図 第３図 一〇型干純冑う重度（ｃｍ−’） 第４図 ３Ｏ−−−−Ｐ−シリコンニオ反 ３ｌ−−−−ｎ”ｔ！ｉ粁コレクク壱 ３２−−−４＋１．！分離層Ｐ中層 エトーーー豪＋ｒＪ分龍ｆ１或 ３４−−一一エミック層 ３５−−−−’（−ス１ ３６−−−−５ｊＯｚ月健

Claims (1)

  1. 【特許請求の範囲】 １、２枚の半導体基体が半導体酸化膜および金属シリサ
    イド膜を介して結合されており、金属シリサイド膜を有
    する側の半導体基体に半導体素子を形成し、該半導体素
    子の一つの領域は前記金属シリサイド膜と接続されてい
    ることを特徴とする半導体装置。 ２、前記半導体素子はバイポーラトランジスタであり、
    そのコレクタ領域が前記金属シリサイド膜と接続されて
    いることを特徴とする前記特許請求の範囲第１項記載の
    半導体装置。 ３、前記半導体素子は複数個形成され、絶縁層により隣
    接する素子と分離されていることを特徴とする前記特許
    請求の範囲第１項または第２項記載の半導体装置。
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