JP2002231969A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2002231969A JP2002231969A JP2001022533A JP2001022533A JP2002231969A JP 2002231969 A JP2002231969 A JP 2002231969A JP 2001022533 A JP2001022533 A JP 2001022533A JP 2001022533 A JP2001022533 A JP 2001022533A JP 2002231969 A JP2002231969 A JP 2002231969A
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Abstract
(57)【要約】
【課題】 寄生トランジスタ動作を防止するとともに、
チップ面積の縮小化を図り、電極間の直列抵抗を減少さ
せる。 【解決手段】 層間絶縁膜２内にｎ-型ポリシリコン層
４およびｎ+型ポリシリコン層５から成る少なくとも１
つの半導体素子が電気的に絶縁されて形成されるととも
に、各半導体素子のそれぞれの表面が、それぞれ電極
（上部電極６または下部電極３）によって相互に接続さ
れている。
チップ面積の縮小化を図り、電極間の直列抵抗を減少さ
せる。 【解決手段】 層間絶縁膜２内にｎ-型ポリシリコン層
４およびｎ+型ポリシリコン層５から成る少なくとも１
つの半導体素子が電気的に絶縁されて形成されるととも
に、各半導体素子のそれぞれの表面が、それぞれ電極
（上部電極６または下部電極３）によって相互に接続さ
れている。
Description
【０００１】
【発明の属する技術分野】本発明は高周波帯で使用する
ショットキーバリアダイオード素子、４個のショットキ
ーバリアダイオード素子で構成されたブリッジ型ダイオ
ード素子等を有する半導体装置およびその製造方法に関
する。
ショットキーバリアダイオード素子、４個のショットキ
ーバリアダイオード素子で構成されたブリッジ型ダイオ
ード素子等を有する半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】ＶＨＦ、ＵＨＦ等の高周波帯、さらにＳ
ＨＦの超高周波帯においては、ミキサー、変調器、位相
検出器等の周波数変換用および検波用にショットキーバ
リアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒ
ｉｅｒ Ｄｉｏｄｅ）が利用されている。一般に、金属
と半導体とを接触させる場合には、それらの真空準位か
らフェルミ準位までの差（仕事関数）が、接触する金属
と半導体とで異なると、金属と半導体との接合部でフェ
ルミ準位を同レベルにするための電荷の再分配がおこな
われるため、空間電荷層（障壁層）が形成されて整流特
性を示すことが知られている。この整流特性を利用した
ものがショットキーバリアダイオードである。
ＨＦの超高周波帯においては、ミキサー、変調器、位相
検出器等の周波数変換用および検波用にショットキーバ
リアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒ
ｉｅｒ Ｄｉｏｄｅ）が利用されている。一般に、金属
と半導体とを接触させる場合には、それらの真空準位か
らフェルミ準位までの差（仕事関数）が、接触する金属
と半導体とで異なると、金属と半導体との接合部でフェ
ルミ準位を同レベルにするための電荷の再分配がおこな
われるため、空間電荷層（障壁層）が形成されて整流特
性を示すことが知られている。この整流特性を利用した
ものがショットキーバリアダイオードである。
【０００３】図１０は、従来のショットキーバリアダイ
オードの一例を示す模式断面図である。抵抗率の高いシ
リコン基板２０１には、上側に上部電極のショットキー
金属２０３が設けられており、下側に高不純物領域２０
２を介して下部電極のオーミック金属２０４が設けられ
ている。通常、このシリコン基板２０１には、ｎ型シリ
コンが使われており、シリコン基板２０１の下部に不純
物を注入して高不純物領域２０２を形成している。高不
純物領域２０２の不純物濃度は、０．８×１０ 17〜２×
１０18ｃｍ-3の範囲である。
オードの一例を示す模式断面図である。抵抗率の高いシ
リコン基板２０１には、上側に上部電極のショットキー
金属２０３が設けられており、下側に高不純物領域２０
２を介して下部電極のオーミック金属２０４が設けられ
ている。通常、このシリコン基板２０１には、ｎ型シリ
コンが使われており、シリコン基板２０１の下部に不純
物を注入して高不純物領域２０２を形成している。高不
純物領域２０２の不純物濃度は、０．８×１０ 17〜２×
１０18ｃｍ-3の範囲である。
【０００４】しかし、このような構造のショットキーバ
リアダイオードは、シリコン基板２０１の上面にショッ
トキー金属２０３による上部電極が設けられ、シリコン
基板２０１の下面にオーミック金属２０４による下部電
極が形成されているために、プレーナ構造の集積回路と
して使用することは容易ではない。
リアダイオードは、シリコン基板２０１の上面にショッ
トキー金属２０３による上部電極が設けられ、シリコン
基板２０１の下面にオーミック金属２０４による下部電
極が形成されているために、プレーナ構造の集積回路と
して使用することは容易ではない。
【０００５】図１１は、シリコン基板の同一面上にアノ
ード電極およびカソード電極を有する複数のショットキ
ーバリアダイオードにより構成された従来の半導体装置
の他の例を示す模式断面図である。抵抗率１０００Ωｃ
ｍ程度のｐ型のシリコン基板２０５の上部における複数
の領域には、ｎ型シリコンエピタキシャル層２０６がそ
れぞれ形成されている。隣接するｎ型シリコンエピタキ
シャル層２０６間には、これらを電気的に分離するため
に絶縁分離層２０７がそれぞれ形成されている。各絶縁
分離層２０７は、シリコン基板２０５上の全体にｎ型シ
リコンエピタキシャル層２０６ａを形成した後に、ショ
ットキーバリアダイオードとされる所定領域のｎ型シリ
コンエピタキシャル層２０６をそれぞれ残して、他のｎ
型シリコンエピタキシャル層２０６ａ部分を多孔質化反
応を利用して多孔質化させた後に、酸化性雰囲気中でこ
のｎ型シリコンエピタキシャル層２０６ａの多孔質化部
分を多孔質酸化膜に変化させることによって形成され
る。各絶縁分離層２０７は、隣接するｎ型シリコンエピ
タキシャル層２０６をショットキーバリアダイオードの
動作領域として分離する。
ード電極およびカソード電極を有する複数のショットキ
ーバリアダイオードにより構成された従来の半導体装置
の他の例を示す模式断面図である。抵抗率１０００Ωｃ
ｍ程度のｐ型のシリコン基板２０５の上部における複数
の領域には、ｎ型シリコンエピタキシャル層２０６がそ
れぞれ形成されている。隣接するｎ型シリコンエピタキ
シャル層２０６間には、これらを電気的に分離するため
に絶縁分離層２０７がそれぞれ形成されている。各絶縁
分離層２０７は、シリコン基板２０５上の全体にｎ型シ
リコンエピタキシャル層２０６ａを形成した後に、ショ
ットキーバリアダイオードとされる所定領域のｎ型シリ
コンエピタキシャル層２０６をそれぞれ残して、他のｎ
型シリコンエピタキシャル層２０６ａ部分を多孔質化反
応を利用して多孔質化させた後に、酸化性雰囲気中でこ
のｎ型シリコンエピタキシャル層２０６ａの多孔質化部
分を多孔質酸化膜に変化させることによって形成され
る。各絶縁分離層２０７は、隣接するｎ型シリコンエピ
タキシャル層２０６をショットキーバリアダイオードの
動作領域として分離する。
【０００６】各ｎ型シリコンエピタキシャル層２０６の
表面には、ショットキーバリアダイオードの一方の電極
となるショットキー金属２０３と他方の電極となるオー
ミック金属２０４とが形成されており、オーミック金属
２０４が接触するｎ型シリコンエピタキシャル層２０６
の所定領域には、低抵抗の高不純物領域２０２が形成さ
れている。そして、各ｎ型シリコンエピタキシャル層２
０６の表面上のショットキー金属２０３およびオーミッ
ク金属２０４が形成されていない領域と絶縁分離層２０
７との表面には、絶縁膜２０８が積層されている。
表面には、ショットキーバリアダイオードの一方の電極
となるショットキー金属２０３と他方の電極となるオー
ミック金属２０４とが形成されており、オーミック金属
２０４が接触するｎ型シリコンエピタキシャル層２０６
の所定領域には、低抵抗の高不純物領域２０２が形成さ
れている。そして、各ｎ型シリコンエピタキシャル層２
０６の表面上のショットキー金属２０３およびオーミッ
ク金属２０４が形成されていない領域と絶縁分離層２０
７との表面には、絶縁膜２０８が積層されている。
【０００７】図１２は、図１１に示す断面構造を有する
半導体装置の一例を示す平面図である。この半導体装置
は、正方形状の平面を有しており、正方形の各コーナー
部近傍に各ショットキーバリアダイオード２１０がそれ
ぞれ配置されている。隣接するショットキーバリアダイ
オード２１０配置間隔は、寄生ｎｐｎ型バイポーラトラ
ンジスタが形成されることによって余分な電流が流れる
ことを防止するために、最低でも２００μｍの間隔が必
要である。各接続端子に接続したパッド２１１の一辺を
１００μｍとするとパッド面積は１００×１００（μｍ
2）となり、ショットキーバリアダイオード２１０を４
個組み合わせて用いた整流用ブリッジダイオード素子を
形成した場合、約６００×６００（μｍ2）の面積が必
要となる。このため４個組のショットキーバリアダイオ
ード２１０を用いた半導体装置においては、各素子間で
の寄生バイポーラトランジスタ動作の影響があるため
に、各素子間を近づけすぎると完全な絶縁分離が困難と
なり、各素子間を一定の間隔をおいて配置する必要があ
り、１チップあたりの面積を小さくすることが困難であ
った。
半導体装置の一例を示す平面図である。この半導体装置
は、正方形状の平面を有しており、正方形の各コーナー
部近傍に各ショットキーバリアダイオード２１０がそれ
ぞれ配置されている。隣接するショットキーバリアダイ
オード２１０配置間隔は、寄生ｎｐｎ型バイポーラトラ
ンジスタが形成されることによって余分な電流が流れる
ことを防止するために、最低でも２００μｍの間隔が必
要である。各接続端子に接続したパッド２１１の一辺を
１００μｍとするとパッド面積は１００×１００（μｍ
2）となり、ショットキーバリアダイオード２１０を４
個組み合わせて用いた整流用ブリッジダイオード素子を
形成した場合、約６００×６００（μｍ2）の面積が必
要となる。このため４個組のショットキーバリアダイオ
ード２１０を用いた半導体装置においては、各素子間で
の寄生バイポーラトランジスタ動作の影響があるため
に、各素子間を近づけすぎると完全な絶縁分離が困難と
なり、各素子間を一定の間隔をおいて配置する必要があ
り、１チップあたりの面積を小さくすることが困難であ
った。
【０００８】このような、問題に対して特開平８−３３
５７０９号公報では、図１３〜図１５に示す構造を有す
る半導体装置が開示されている。
５７０９号公報では、図１３〜図１５に示す構造を有す
る半導体装置が開示されている。
【０００９】図１３は、ショットキーバリアダイオード
を有する従来の半導体装置のさらに他の例を示す模式断
面図である。石英または絶縁膜を形成したシリコンなど
からなる支持基板１０１上には、複数のｎ+型不純物領
域１０６を介して電気的に分離された複数の半導体基
板、例えば高抵抗のｎ型シリコン基板１０２が設けられ
ており、このｎ型シリコン基板１０２の表面にショット
キー金属１０３と、高不純物領域のｎ+型不純物領域１
０５を介してオーミック金属１０４とが形成されてい
る。ｎ型シリコン基板１０２の下部には、ｎ+型不純物
領域１０６が形成されており、このｎ+型不純物領域１
０６が形成されることにより直列抵抗を減少させること
ができる。ｎ型シリコン基板１０２の表面上のショット
キー金属１０３およびオーミック金属１０４が形成され
ていない領域とｎ+型不純物領域１０６、ｎ型シリコン
基板１０２の側面領域には、各素子の表面の保護と各素
子間の絶縁分離のために絶縁膜１０７が積層されてい
る。
を有する従来の半導体装置のさらに他の例を示す模式断
面図である。石英または絶縁膜を形成したシリコンなど
からなる支持基板１０１上には、複数のｎ+型不純物領
域１０６を介して電気的に分離された複数の半導体基
板、例えば高抵抗のｎ型シリコン基板１０２が設けられ
ており、このｎ型シリコン基板１０２の表面にショット
キー金属１０３と、高不純物領域のｎ+型不純物領域１
０５を介してオーミック金属１０４とが形成されてい
る。ｎ型シリコン基板１０２の下部には、ｎ+型不純物
領域１０６が形成されており、このｎ+型不純物領域１
０６が形成されることにより直列抵抗を減少させること
ができる。ｎ型シリコン基板１０２の表面上のショット
キー金属１０３およびオーミック金属１０４が形成され
ていない領域とｎ+型不純物領域１０６、ｎ型シリコン
基板１０２の側面領域には、各素子の表面の保護と各素
子間の絶縁分離のために絶縁膜１０７が積層されてい
る。
【００１０】図１４は、ショットキーバリアダイオード
を有する従来の半導体装置のさらに他の例を示す模式断
面図である。この半導体装置は、支持基板であるシリコ
ン基板１０８上にＳｉＯ2膜１０９等の絶縁膜を形成
し、その絶縁膜上に半導体層を形成したＳＯＩ（Ｓｉｌ
ｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１１０により
形成されている。シリコン基板１０８上には、ＳｉＯ2
膜１０９を介して電気的に分離された複数のｎ+型不純
物領域１０６ａと高抵抗のｎ型シリコン基板１０２ａと
が形成されており、ｎ型シリコン基板１０２の表面近傍
に高不純物領域であるｎ+型不純物領域１０５を形成
し、ショットキーダイオードとされる所定領域のｎ型シ
リコン基板１０２をそれぞれ残して、化学エッチング方
法によりエッチストップがかかるＳｉＯ2膜１０９まで
エッチングされ、シリコン基板１０８上に電気的に分離
されたｎ+型不純物領域１０６と高抵抗のｎ型シリコン
基板１０２とから成る複数の半導体層が設けられてい
る。ｎ型シリコン基板１０２の表面上には、ショットキ
ー金属１０３と高不純物領域であるｎ+型不純物領域１
０５を介してオーミック金属１０４とが形成されてい
る。ｎ型シリコン基板１０２の表面上のショットキー金
属１０３およびオーミック金属１０４が形成されていな
い領域とｎ+型不純物領域１０６、ｎ型シリコン基板１
０２の側面領域には、各半導体層の表面の保護と各半導
体層間の絶縁分離のために絶縁膜１０７が積層されてい
る。
を有する従来の半導体装置のさらに他の例を示す模式断
面図である。この半導体装置は、支持基板であるシリコ
ン基板１０８上にＳｉＯ2膜１０９等の絶縁膜を形成
し、その絶縁膜上に半導体層を形成したＳＯＩ（Ｓｉｌ
ｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１１０により
形成されている。シリコン基板１０８上には、ＳｉＯ2
膜１０９を介して電気的に分離された複数のｎ+型不純
物領域１０６ａと高抵抗のｎ型シリコン基板１０２ａと
が形成されており、ｎ型シリコン基板１０２の表面近傍
に高不純物領域であるｎ+型不純物領域１０５を形成
し、ショットキーダイオードとされる所定領域のｎ型シ
リコン基板１０２をそれぞれ残して、化学エッチング方
法によりエッチストップがかかるＳｉＯ2膜１０９まで
エッチングされ、シリコン基板１０８上に電気的に分離
されたｎ+型不純物領域１０６と高抵抗のｎ型シリコン
基板１０２とから成る複数の半導体層が設けられてい
る。ｎ型シリコン基板１０２の表面上には、ショットキ
ー金属１０３と高不純物領域であるｎ+型不純物領域１
０５を介してオーミック金属１０４とが形成されてい
る。ｎ型シリコン基板１０２の表面上のショットキー金
属１０３およびオーミック金属１０４が形成されていな
い領域とｎ+型不純物領域１０６、ｎ型シリコン基板１
０２の側面領域には、各半導体層の表面の保護と各半導
体層間の絶縁分離のために絶縁膜１０７が積層されてい
る。
【００１１】図１５は、ショットキーバリアダイオード
を有する従来の半導体装置のさらに他の例を示す模式断
面図である。高抵抗ポリシリコンにショットキーバリア
ダイオードを形成した例であり、高抵抗ポリシリコンに
は、リン（Ｐ）が１×１０14ａｔｏｍｓ／ｃｍ2以下の
濃度でイオン注入されている。シリコン等からなる支持
基板１０１上には、電気的に分離された高抵抗ポリシリ
コン１１１が設けられ、この高抵抗ポリシリコン１１１
の表面にショットキー金属１０３と、高不純物領域のｎ
+型不純物領域１０５を介してオーミック金属１０４と
が形成されている。高抵抗ポリシリコン１１１の表面上
のショットキー金属１０３およびオーミック金属１０４
が形成されていない領域と高抵抗ポリシリコン１１１の
側面領域には、各素子の表面の保護と各素子間の絶縁分
離のために絶縁膜１０７が積層されている。
を有する従来の半導体装置のさらに他の例を示す模式断
面図である。高抵抗ポリシリコンにショットキーバリア
ダイオードを形成した例であり、高抵抗ポリシリコンに
は、リン（Ｐ）が１×１０14ａｔｏｍｓ／ｃｍ2以下の
濃度でイオン注入されている。シリコン等からなる支持
基板１０１上には、電気的に分離された高抵抗ポリシリ
コン１１１が設けられ、この高抵抗ポリシリコン１１１
の表面にショットキー金属１０３と、高不純物領域のｎ
+型不純物領域１０５を介してオーミック金属１０４と
が形成されている。高抵抗ポリシリコン１１１の表面上
のショットキー金属１０３およびオーミック金属１０４
が形成されていない領域と高抵抗ポリシリコン１１１の
側面領域には、各素子の表面の保護と各素子間の絶縁分
離のために絶縁膜１０７が積層されている。
【００１２】さらに、特開昭５８−１７６７９号公報に
は、図１６に示す構造を有する半導体装置が開示されて
いる。
は、図１６に示す構造を有する半導体装置が開示されて
いる。
【００１３】図１６は、ショットキーバリアダイオード
を有する従来の半導体装置のさらに他の例を示す模式断
面図である。素子が形成されたシリコン基板上（図示せ
ず）に設けられているシリコン酸化膜あるいはシリコン
窒化膜等の絶縁物層３１１上に、不純物濃度１０21／ｃ
ｍ3程度の高濃度のｎ+型多結晶シリコン層３１２が島状
に形成されている。このｎ+型多結晶シリコン層３１２
の表面はＳｉＯ2膜３１３で被覆され、ＳｉＯ2膜３１３
には、２つの開口部が形成されている。そして、ＳｉＯ
2膜３１３上には、一方の開口部を介してｎ+型多結晶シ
リコン層３１２に接触した不純物濃度１０16／ｃｍ3の
低濃度のｎ-型多結晶シリコン層３１４が島状に形成さ
れ、さらにｎ-型多結晶シリコン層３１４に接触したバ
リアメタル層３１５およびその上に積層された電極材料
層３１６から成るアノード電極３１７が形成されてい
る。このアノード電極３１７とｎ-型多結晶シリコン層
３１４との間には、バリアメタル層３１５とｎ-型多結
晶シリコン層３１４との接触によりショットキーバリア
が形成されている。また、ＳｉＯ2膜３１３上には、他
方の開口部を介してｎ+型多結晶シリコン層３１２に接
触したバリアメタル層３１５およびその上に積層された
電極材料層３１６から成るカソード電極３１８が形成さ
れている。この場合、ｎ+型多結晶シリコン層３１２の
不純物濃度が高いために、ｎ+型多結晶シリコン層３１
２とバリアメタル層３１５との接触界面は、ショットキ
ーバリアが形成されず、オーミック接触状態となる。こ
れにより、カソード電極３１８とｎ+型多結晶シリコン
層３１２との間には、オーミック接触が形成されてい
る。
を有する従来の半導体装置のさらに他の例を示す模式断
面図である。素子が形成されたシリコン基板上（図示せ
ず）に設けられているシリコン酸化膜あるいはシリコン
窒化膜等の絶縁物層３１１上に、不純物濃度１０21／ｃ
ｍ3程度の高濃度のｎ+型多結晶シリコン層３１２が島状
に形成されている。このｎ+型多結晶シリコン層３１２
の表面はＳｉＯ2膜３１３で被覆され、ＳｉＯ2膜３１３
には、２つの開口部が形成されている。そして、ＳｉＯ
2膜３１３上には、一方の開口部を介してｎ+型多結晶シ
リコン層３１２に接触した不純物濃度１０16／ｃｍ3の
低濃度のｎ-型多結晶シリコン層３１４が島状に形成さ
れ、さらにｎ-型多結晶シリコン層３１４に接触したバ
リアメタル層３１５およびその上に積層された電極材料
層３１６から成るアノード電極３１７が形成されてい
る。このアノード電極３１７とｎ-型多結晶シリコン層
３１４との間には、バリアメタル層３１５とｎ-型多結
晶シリコン層３１４との接触によりショットキーバリア
が形成されている。また、ＳｉＯ2膜３１３上には、他
方の開口部を介してｎ+型多結晶シリコン層３１２に接
触したバリアメタル層３１５およびその上に積層された
電極材料層３１６から成るカソード電極３１８が形成さ
れている。この場合、ｎ+型多結晶シリコン層３１２の
不純物濃度が高いために、ｎ+型多結晶シリコン層３１
２とバリアメタル層３１５との接触界面は、ショットキ
ーバリアが形成されず、オーミック接触状態となる。こ
れにより、カソード電極３１８とｎ+型多結晶シリコン
層３１２との間には、オーミック接触が形成されてい
る。
【００１４】また、特開昭５８−１７６８０号公報に
は、図１７に示す構造を有する半導体装置が開示されて
いる。
は、図１７に示す構造を有する半導体装置が開示されて
いる。
【００１５】図１７は、ショットキーバリアダイオード
を有する従来の半導体装置のさらに他の例を示す模式断
面図である。素子が形成されたシリコン基板上（図示せ
ず）に設けられているシリコン酸化膜あるいはシリコン
窒化膜等の絶縁物層４１１上に、不純物濃度１０16／ｃ
ｍ3程度の低濃度のｎ-型シリコン領域４１２およびこれ
に隣接して不純物濃度１０21／ｃｍ3程度の高濃度のｎ+
型シリコン領域４１３からなる島状の多結晶シリコン層
４１４が形成されている。この多結晶シリコン層４１４
の表面は、ＳｉＯ2膜４１５により被覆されており、Ｓ
ｉＯ2膜４１５には、ｎ-型シリコン領域４１２およびｎ
+型シリコン領域４１３上にそれぞれ開口部が設けられ
ている。ｎ-型シリコン領域４１２上には、ＳｉＯ2膜４
１５の一方の開口部を介してｎ+型シリコン領域４１２
に接触したバリアメタル層４１６およびその上に積層さ
れた電極材料層４１７から成るアノード電極４１８が形
成されている。このアノード電極４１８とｎ-型シリコ
ン領域４１２との間には、ショットキーバリアが形成さ
れている。同様に、ｎ+型シリコン領域４１３上には、
ＳｉＯ2膜４１５の他方の開口部を介してｎ+型シリコン
領域４１３に接触したバリアメタル層４１６およびその
上に積層された電極材料層４１７から成るカソード電極
４１９が形成されている。この場合、ｎ+型シリコン領
域４１３の不純物濃度が高いために、ｎ+型シリコン領
域４１３とバリアメタル層４１６との接触界面は、ショ
ットキーバリアが形成されず、オーミック接触状態とな
る。これにより、カソード電極４１９とｎ+型シリコン
領域４１３との間には、オーミック接触が形成されてい
る。
を有する従来の半導体装置のさらに他の例を示す模式断
面図である。素子が形成されたシリコン基板上（図示せ
ず）に設けられているシリコン酸化膜あるいはシリコン
窒化膜等の絶縁物層４１１上に、不純物濃度１０16／ｃ
ｍ3程度の低濃度のｎ-型シリコン領域４１２およびこれ
に隣接して不純物濃度１０21／ｃｍ3程度の高濃度のｎ+
型シリコン領域４１３からなる島状の多結晶シリコン層
４１４が形成されている。この多結晶シリコン層４１４
の表面は、ＳｉＯ2膜４１５により被覆されており、Ｓ
ｉＯ2膜４１５には、ｎ-型シリコン領域４１２およびｎ
+型シリコン領域４１３上にそれぞれ開口部が設けられ
ている。ｎ-型シリコン領域４１２上には、ＳｉＯ2膜４
１５の一方の開口部を介してｎ+型シリコン領域４１２
に接触したバリアメタル層４１６およびその上に積層さ
れた電極材料層４１７から成るアノード電極４１８が形
成されている。このアノード電極４１８とｎ-型シリコ
ン領域４１２との間には、ショットキーバリアが形成さ
れている。同様に、ｎ+型シリコン領域４１３上には、
ＳｉＯ2膜４１５の他方の開口部を介してｎ+型シリコン
領域４１３に接触したバリアメタル層４１６およびその
上に積層された電極材料層４１７から成るカソード電極
４１９が形成されている。この場合、ｎ+型シリコン領
域４１３の不純物濃度が高いために、ｎ+型シリコン領
域４１３とバリアメタル層４１６との接触界面は、ショ
ットキーバリアが形成されず、オーミック接触状態とな
る。これにより、カソード電極４１９とｎ+型シリコン
領域４１３との間には、オーミック接触が形成されてい
る。
【００１６】さらに、特開昭５８−７９７４６号公報で
は、図１８に示す構造を有する半導体装置が開示されて
いる。
は、図１８に示す構造を有する半導体装置が開示されて
いる。
【００１７】図１８は、ショットキーバリアダイオード
を有する従来の半導体装置のさらに他の例を示す模式断
面図であり、半導体基板上の絶縁膜の上に形成した半導
体層にＰＮ接合を形成し、このＰＮ接合により半導体層
を分割することにより、半導体層において寄生容量が少
なくなる静電破壊防止用ダイオードの一例を示してい
る。
を有する従来の半導体装置のさらに他の例を示す模式断
面図であり、半導体基板上の絶縁膜の上に形成した半導
体層にＰＮ接合を形成し、このＰＮ接合により半導体層
を分割することにより、半導体層において寄生容量が少
なくなる静電破壊防止用ダイオードの一例を示してい
る。
【００１８】この半導体装置では、半導体基板５１１上
に、絶縁膜５１２が形成されており、その絶縁膜５１２
上にＰ型領域のポリシリコン層５１７およびＮ型領域の
ポリシリコン層５１９が形成されている。Ｐ型領域のポ
リシリコン層５１７およびＮ型領域のポリシリコン層５
１９のそれぞれの端部には、それぞれフィールド酸化膜
５１６が形成されている。Ｐ型領域のポリシリコン層５
１７およびＮ型領域のポリシリコン層５１９の界面に
は、ＰＮ接合領域５２０が形成されることによって、Ｐ
型領域のポリシリコン層５１７およびＮ型領域のポリシ
リコン層５１９から成るダイオードが構成されている。
Ｐ型領域のポリシリコン層５１７およびＮ型領域のポリ
シリコン層５１９から成るダイオード上のＰＮ接合領域
５２０には、シリコン酸化膜５２１が形成されており、
ＰＮ接合領域５２０以外のＰ型領域のポリシリコン層５
１７およびＮ型領域のポリシリコン層５１９には、白金
シリサイド層５２２および５２３が形成されている。
に、絶縁膜５１２が形成されており、その絶縁膜５１２
上にＰ型領域のポリシリコン層５１７およびＮ型領域の
ポリシリコン層５１９が形成されている。Ｐ型領域のポ
リシリコン層５１７およびＮ型領域のポリシリコン層５
１９のそれぞれの端部には、それぞれフィールド酸化膜
５１６が形成されている。Ｐ型領域のポリシリコン層５
１７およびＮ型領域のポリシリコン層５１９の界面に
は、ＰＮ接合領域５２０が形成されることによって、Ｐ
型領域のポリシリコン層５１７およびＮ型領域のポリシ
リコン層５１９から成るダイオードが構成されている。
Ｐ型領域のポリシリコン層５１７およびＮ型領域のポリ
シリコン層５１９から成るダイオード上のＰＮ接合領域
５２０には、シリコン酸化膜５２１が形成されており、
ＰＮ接合領域５２０以外のＰ型領域のポリシリコン層５
１７およびＮ型領域のポリシリコン層５１９には、白金
シリサイド層５２２および５２３が形成されている。
【００１９】Ｐ型領域のポリシリコン層５１７およびＮ
型領域のポリシリコン層５１９から成るダイオードおよ
びフィールド酸化膜５１６上の全体が、シリコン酸化膜
５２４で被覆され、Ｐ型領域のポリシリコン層５１７お
よびＮ型領域のポリシリコン層５１９上の白金シリサイ
ド層５２２および５２３の一部分にそれぞれシリコン酸
化膜５２４の開口部が設けられている。白金シリサイド
層５２２および５２３上のシリコン酸化膜５２４の開口
部には、それぞれダイオード用の電極５２５および５２
６が形成されている。この構造においては、Ｐ型領域の
ポリシリコン層５１７およびＮ型領域のポリシリコン層
５１９におけるポリシリコン層の厚さは０．５μｍ程度
と薄くできるため、Ｐ型領域のポリシリコン層５１７お
よびＮ型領域のポリシリコン層５１９から成るダイオー
ドのＰＮ接合領域５２０は、Ｐ型領域のポリシリコン層
５１７およびＮ型領域のポリシリコン層５１９の上方か
らの拡散法またはイオン注入法で形成するとポリシリコ
ン層に対して縦方向に形成されるため，Ｐ型領域のポリ
シリコン層５１７およびＮ型領域のポリシリコン層５１
９から成るダイオードの寄生容量は問題にならない。こ
のような低寄生容量ダイオードは、ＭＯＳのゲート保護
等に用いると効果的である。
型領域のポリシリコン層５１９から成るダイオードおよ
びフィールド酸化膜５１６上の全体が、シリコン酸化膜
５２４で被覆され、Ｐ型領域のポリシリコン層５１７お
よびＮ型領域のポリシリコン層５１９上の白金シリサイ
ド層５２２および５２３の一部分にそれぞれシリコン酸
化膜５２４の開口部が設けられている。白金シリサイド
層５２２および５２３上のシリコン酸化膜５２４の開口
部には、それぞれダイオード用の電極５２５および５２
６が形成されている。この構造においては、Ｐ型領域の
ポリシリコン層５１７およびＮ型領域のポリシリコン層
５１９におけるポリシリコン層の厚さは０．５μｍ程度
と薄くできるため、Ｐ型領域のポリシリコン層５１７お
よびＮ型領域のポリシリコン層５１９から成るダイオー
ドのＰＮ接合領域５２０は、Ｐ型領域のポリシリコン層
５１７およびＮ型領域のポリシリコン層５１９の上方か
らの拡散法またはイオン注入法で形成するとポリシリコ
ン層に対して縦方向に形成されるため，Ｐ型領域のポリ
シリコン層５１７およびＮ型領域のポリシリコン層５１
９から成るダイオードの寄生容量は問題にならない。こ
のような低寄生容量ダイオードは、ＭＯＳのゲート保護
等に用いると効果的である。
【００２０】このように、前述した特開平８−３３５７
０９号公報、特開昭５８−１７６７９号公報、特開昭５
８−１７６８０号公報、特開昭５８−７９７４６号公報
等において開示されている技術内容は、支持基板である
シリコン基板上に絶縁体を介してダイオード素子が形成
されることにより、ダイオード素子のｎ型領域およびシ
リコン基板のｐ型領域から生じる寄生ｎｐｎ構造によ
る、寄生ｎｐｎトランジスタ動作の防止が可能となり、
シリコン基板上に絶縁体を介して形成するダイオード素
子同士を近接させることができる。
０９号公報、特開昭５８−１７６７９号公報、特開昭５
８−１７６８０号公報、特開昭５８−７９７４６号公報
等において開示されている技術内容は、支持基板である
シリコン基板上に絶縁体を介してダイオード素子が形成
されることにより、ダイオード素子のｎ型領域およびシ
リコン基板のｐ型領域から生じる寄生ｎｐｎ構造によ
る、寄生ｎｐｎトランジスタ動作の防止が可能となり、
シリコン基板上に絶縁体を介して形成するダイオード素
子同士を近接させることができる。
【００２１】
【発明が解決しようとする課題】しかしながら、前述の
各特許公報には、各ダイオード素子が支持基板の上部に
形成され、支持基板に対して横方向の整流特性を有す
る、アノード電極、カソード電極がダイオード素子の同
一表面に設けられているプレーナー構造のみがそれぞれ
開示されている。このため、支持基板上に各ダイオード
素子を形成する場合、各ダイオード素子間を絶縁層によ
って、分離することが必要となり、チップの面積を縮小
させることには限界がある。また、プレーナー構造で
は、支持基板上の同一表面に各ダイオード素子を形成す
るため、各ダイオード素子の占有面積を小さくすると、
アノード電極およびカソード電極の面積も小さくなり、
アノード電極、カソード電極間の直列抵抗が増加し、順
方向電流が減少するという問題もある。
各特許公報には、各ダイオード素子が支持基板の上部に
形成され、支持基板に対して横方向の整流特性を有す
る、アノード電極、カソード電極がダイオード素子の同
一表面に設けられているプレーナー構造のみがそれぞれ
開示されている。このため、支持基板上に各ダイオード
素子を形成する場合、各ダイオード素子間を絶縁層によ
って、分離することが必要となり、チップの面積を縮小
させることには限界がある。また、プレーナー構造で
は、支持基板上の同一表面に各ダイオード素子を形成す
るため、各ダイオード素子の占有面積を小さくすると、
アノード電極およびカソード電極の面積も小さくなり、
アノード電極、カソード電極間の直列抵抗が増加し、順
方向電流が減少するという問題もある。
【００２２】本発明は、このような課題を解決するもの
であり、その目的は、寄生トランジスタ動作を防止する
とともに、チップ面積の縮小化を図り、さらに、電極間
の直列抵抗を低減させる半導体装置およびその製造方法
を提供することにある。
であり、その目的は、寄生トランジスタ動作を防止する
とともに、チップ面積の縮小化を図り、さらに、電極間
の直列抵抗を低減させる半導体装置およびその製造方法
を提供することにある。
【００２３】
【課題を解決するための手段】本発明の半導体装置は、
複数の能動素子が絶縁層内に組み込まれた半導体装置で
あって、該絶縁層内に少なくとも１つの半導体素子が電
気的に絶縁されて形成されるとともに、各半導体素子の
それぞれの表面が、それぞれ電極によって相互に接続さ
れていることを特徴とする。
複数の能動素子が絶縁層内に組み込まれた半導体装置で
あって、該絶縁層内に少なくとも１つの半導体素子が電
気的に絶縁されて形成されるとともに、各半導体素子の
それぞれの表面が、それぞれ電極によって相互に接続さ
れていることを特徴とする。
【００２４】前記一方の電極と各半導体素子の一方の表
面とがショットキー接合になっており、前記他方の電極
と各半導体素子の他方の表面とがオーミック接続になっ
ている。
面とがショットキー接合になっており、前記他方の電極
と各半導体素子の他方の表面とがオーミック接続になっ
ている。
【００２５】前記各電極と各半導体素子のそれぞれの表
面とが、それぞれオーミック接続になっている。
面とが、それぞれオーミック接続になっている。
【００２６】前記各半導体素子がそれぞれ多結晶シリコ
ンで形成されており、前記ショットキー接合を形成する
電極が高融点金属によって形成されている。
ンで形成されており、前記ショットキー接合を形成する
電極が高融点金属によって形成されている。
【００２７】前記各半導体素子がそれぞれアモルファス
シリコンで形成されており、前記ショットキー接合を形
成する電極がＡｌ系金属と高融点金属との積層構造によ
って形成されている。
シリコンで形成されており、前記ショットキー接合を形
成する電極がＡｌ系金属と高融点金属との積層構造によ
って形成されている。
【００２８】前記各半導体素子がそれぞれアモルファス
シリコンで形成されており、前記オーミック接続の電極
がＡｌ系金属と高融点金属との積層構造によって形成さ
れている。
シリコンで形成されており、前記オーミック接続の電極
がＡｌ系金属と高融点金属との積層構造によって形成さ
れている。
【００２９】前記アモルファスシリコンが第１の導電型
の部分と第２の導電型の部分との積層構成になってい
る。
の部分と第２の導電型の部分との積層構成になってい
る。
【００３０】前記半導体素子が複数対設けられており、
対をなす半導体素子同士が直列接続または並列接続され
てブリッジ回路が形成されている。
対をなす半導体素子同士が直列接続または並列接続され
てブリッジ回路が形成されている。
【００３１】本発明の半導体装置は、複数の能動素子が
絶縁層内に組み込まれた半導体装置であって、該絶縁層
内に設けられた第１の電極上に第１の半導体素子が積層
されて、該第１の半導体素子上に共通電極を介して第２
の半導体素子が積層されて、該第２の半導体素子上に電
極が設けられていることを特徴とする。
絶縁層内に組み込まれた半導体装置であって、該絶縁層
内に設けられた第１の電極上に第１の半導体素子が積層
されて、該第１の半導体素子上に共通電極を介して第２
の半導体素子が積層されて、該第２の半導体素子上に電
極が設けられていることを特徴とする。
【００３２】前記第１および第２の半導体素子が、それ
ぞれ相互に絶縁状態になった一対が設けられて、ブリッ
ジ回路が形成されている。
ぞれ相互に絶縁状態になった一対が設けられて、ブリッ
ジ回路が形成されている。
【００３３】本発明の半導体装置の製造方法は、半導体
基板上に、絶縁層を形成する工程と、該絶縁層上に、第
１の電極を形成する工程と、該第１の電極上に、電気的
に相互に絶縁されるとともに、該絶縁層内に埋め込まれ
た複数の半導体素子を、それぞれ該第１の電極にショッ
トキー接合またはオーミック接続されるように形成する
工程と、各半導体素子上にショットキー接合またはオー
ミック接続によって各半導体素子同士を相互に接続する
第２の電極を形成する工程と、を包含することを特徴と
する。
基板上に、絶縁層を形成する工程と、該絶縁層上に、第
１の電極を形成する工程と、該第１の電極上に、電気的
に相互に絶縁されるとともに、該絶縁層内に埋め込まれ
た複数の半導体素子を、それぞれ該第１の電極にショッ
トキー接合またはオーミック接続されるように形成する
工程と、各半導体素子上にショットキー接合またはオー
ミック接続によって各半導体素子同士を相互に接続する
第２の電極を形成する工程と、を包含することを特徴と
する。
【００３４】前記各半導体素子は、多結晶シリコンに不
純物イオンを注入して、高温処理することによってそれ
ぞれ形成されている。
純物イオンを注入して、高温処理することによってそれ
ぞれ形成されている。
【００３５】前記各半導体素子は、第１の導電型を有す
るアモルファスシリコンと第２の導電型を有するアモル
ファスシリコンとを積層することによってそれぞれ形成
されている。
るアモルファスシリコンと第２の導電型を有するアモル
ファスシリコンとを積層することによってそれぞれ形成
されている。
【００３６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
の実施の形態を説明する。
【００３７】図１は、本発明の第１の実施形態の半導体
装置の要部の断面図である。この半導体装置は、トラン
ジスタ等の素子を組み込んだ半導体基板１上に、層間絶
縁膜２が設けられており、この層間絶縁膜２内に高融点
金属の下部電極３が形成されている。下部電極３上に
は、層間絶縁膜２に埋め込まれた少なくとも１つのシリ
サイド層７が形成されており、各シリサイド層７が層間
絶縁膜２によって分離されている。各シリサイド層７上
には、低濃度のｎ-型ポリシリコン層４と高濃度のｎ+型
ポリシリコン層５とが順番に積層されており、それぞれ
のｎ+型ポリシリコン層５には、共通の配線材料または
高融点金属より成る上部電極６が形成されている。下部
電極３上のｎ-型ポリシリコン層４、ｎ+型ポリシリコン
層５および上部電極６は、層間絶縁膜２内に設けられて
おり、ｎ-型ポリシリコン層４およびｎ+型ポリシリコン
層５は、層間絶縁膜２によって相互に分離されている。
また、上部電極６と高濃度のｎ+型ポリシリコン層５と
の界面は、オーミック接触状態になっており、下部電極
３、シリサイド層７および低濃度のｎ-型ポリシリコン
層４の接続状態は、ショットキー接合になっている。こ
れらの下部電極３、ｎ-型ポリシリコン層４、ｎ+型ポリ
シリコン層５、上部電極６およびシリサイド層７によっ
てショットキーバリアダイオードが構成されている。
装置の要部の断面図である。この半導体装置は、トラン
ジスタ等の素子を組み込んだ半導体基板１上に、層間絶
縁膜２が設けられており、この層間絶縁膜２内に高融点
金属の下部電極３が形成されている。下部電極３上に
は、層間絶縁膜２に埋め込まれた少なくとも１つのシリ
サイド層７が形成されており、各シリサイド層７が層間
絶縁膜２によって分離されている。各シリサイド層７上
には、低濃度のｎ-型ポリシリコン層４と高濃度のｎ+型
ポリシリコン層５とが順番に積層されており、それぞれ
のｎ+型ポリシリコン層５には、共通の配線材料または
高融点金属より成る上部電極６が形成されている。下部
電極３上のｎ-型ポリシリコン層４、ｎ+型ポリシリコン
層５および上部電極６は、層間絶縁膜２内に設けられて
おり、ｎ-型ポリシリコン層４およびｎ+型ポリシリコン
層５は、層間絶縁膜２によって相互に分離されている。
また、上部電極６と高濃度のｎ+型ポリシリコン層５と
の界面は、オーミック接触状態になっており、下部電極
３、シリサイド層７および低濃度のｎ-型ポリシリコン
層４の接続状態は、ショットキー接合になっている。こ
れらの下部電極３、ｎ-型ポリシリコン層４、ｎ+型ポリ
シリコン層５、上部電極６およびシリサイド層７によっ
てショットキーバリアダイオードが構成されている。
【００３８】このような構造の半導体装置では、層間絶
縁膜２によってショットキーバリアダイオードのｎ-型
ポリシリコン層４およびｎ+型ポリシリコン層５の積層
構造であるダイオード素子同士を確実に分離することが
でき、プレーナー構造のような支持基板内に設けられた
絶縁層によるｎｐｎまたはｐｎｐ構造の分離ではないた
めに、原理上、寄生トランジスタ動作は発生しない。ま
た、層間絶縁膜２内に各ダイオード素子を作り込む構造
により、プレーナー構造のような支持基板に対して横方
向の整流特性を有するものでなく、縦方向の整流特性を
有している。したがって、ショットキーバリアダイオー
ドを４個使用したブリッジ回路を構成する場合に、ダイ
オード素子層の上に、さらにダイオード素子層を積層す
る縦積み構造が可能となり、プレーナー構造のように、
同一層上に横方向にダイオード素子を配置した場合と比
較して、１チップの占有面積比が小さくなる。
縁膜２によってショットキーバリアダイオードのｎ-型
ポリシリコン層４およびｎ+型ポリシリコン層５の積層
構造であるダイオード素子同士を確実に分離することが
でき、プレーナー構造のような支持基板内に設けられた
絶縁層によるｎｐｎまたはｐｎｐ構造の分離ではないた
めに、原理上、寄生トランジスタ動作は発生しない。ま
た、層間絶縁膜２内に各ダイオード素子を作り込む構造
により、プレーナー構造のような支持基板に対して横方
向の整流特性を有するものでなく、縦方向の整流特性を
有している。したがって、ショットキーバリアダイオー
ドを４個使用したブリッジ回路を構成する場合に、ダイ
オード素子層の上に、さらにダイオード素子層を積層す
る縦積み構造が可能となり、プレーナー構造のように、
同一層上に横方向にダイオード素子を配置した場合と比
較して、１チップの占有面積比が小さくなる。
【００３９】さらに、各ダイオード素子が層間絶縁膜２
内に配置されるために、他の回路構成要素を作成した後
に、その上にダイオード素子が埋め込まれた層間絶縁膜
２を積層するができ、これによっても、１チップの占有
面積を小さくすることができる。各ダイオード素子のカ
ソード電極およびアノード電極が上部の同一層上に配置
されるプレーナー構造を有するショットキーバリアダイ
オードと比較すると、両方とも素子面積が同一であれ
ば、本発明のショットキーバリアダイオードでは、下部
電極３および上部電極６によってそれぞれ構成されるカ
ソード電極およびアノード電極が、素子部分の上部と下
部とに分かれるために、カソード電極およびアノード電
極を２倍の面積に広げることができ、各電極間の直列抵
抗を減少させて、順方向電流を増加させることができ
る。
内に配置されるために、他の回路構成要素を作成した後
に、その上にダイオード素子が埋め込まれた層間絶縁膜
２を積層するができ、これによっても、１チップの占有
面積を小さくすることができる。各ダイオード素子のカ
ソード電極およびアノード電極が上部の同一層上に配置
されるプレーナー構造を有するショットキーバリアダイ
オードと比較すると、両方とも素子面積が同一であれ
ば、本発明のショットキーバリアダイオードでは、下部
電極３および上部電極６によってそれぞれ構成されるカ
ソード電極およびアノード電極が、素子部分の上部と下
部とに分かれるために、カソード電極およびアノード電
極を２倍の面積に広げることができ、各電極間の直列抵
抗を減少させて、順方向電流を増加させることができ
る。
【００４０】図２（ａ）〜（ｉ）は、本発明の第１の実
施形態の半導体装置の製造方法における各工程を示す断
面図である。
施形態の半導体装置の製造方法における各工程を示す断
面図である。
【００４１】図２（ａ）に示すように、トランジスタ等
の能動素子を有する半導体基板１上に酸化シリコン、窒
化シリコン等の層間絶縁膜２を常圧ＣＶＤ（Ａｔｏｍｏ
ｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ ＣＶＤ:以後ＡＰ−
ＣＶＤと記す）法、または、低圧ＣＶＤ（Ｌｏｗ Ｐｒ
ｅｓｓｕｒｅ ＣＶＤ：以後ＬＰ−ＣＶＤと記す）法、
または、プラズマＣＶＤ（Ｐｌａｓｍａ ＣＶＤ:以後Ｐ
−ＣＶＤと記す）法によって１０００ｎｍの膜厚に成膜
する。
の能動素子を有する半導体基板１上に酸化シリコン、窒
化シリコン等の層間絶縁膜２を常圧ＣＶＤ（Ａｔｏｍｏ
ｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ ＣＶＤ:以後ＡＰ−
ＣＶＤと記す）法、または、低圧ＣＶＤ（Ｌｏｗ Ｐｒ
ｅｓｓｕｒｅ ＣＶＤ：以後ＬＰ−ＣＶＤと記す）法、
または、プラズマＣＶＤ（Ｐｌａｓｍａ ＣＶＤ:以後Ｐ
−ＣＶＤと記す）法によって１０００ｎｍの膜厚に成膜
する。
【００４２】次に、図２（ｂ）に示すように、層間絶縁
膜２上にＴｉ、Ｗ等の高融点金属をスパッタ法、また
は、ＣＶＤ法によって１００ｎｍの膜厚に成膜し、Ｔ
ｉ、Ｗ等の高融点金属にレジストパターニングおよびド
ライエッチングを行ない、任意の電極形状にして下部電
極３を形成する。
膜２上にＴｉ、Ｗ等の高融点金属をスパッタ法、また
は、ＣＶＤ法によって１００ｎｍの膜厚に成膜し、Ｔ
ｉ、Ｗ等の高融点金属にレジストパターニングおよびド
ライエッチングを行ない、任意の電極形状にして下部電
極３を形成する。
【００４３】次に、図２（ｃ）に示すように、半導体基
板１上の全面に層間絶縁膜２として酸化シリコン、窒化
シリコン等の絶縁性保護膜を、ＡＰ−ＣＶＤ法、ＬＰ−
ＣＶＤ法、Ｐ−ＣＶＤ法等によって５００ｎｍの膜厚で
形成する。
板１上の全面に層間絶縁膜２として酸化シリコン、窒化
シリコン等の絶縁性保護膜を、ＡＰ−ＣＶＤ法、ＬＰ−
ＣＶＤ法、Ｐ−ＣＶＤ法等によって５００ｎｍの膜厚で
形成する。
【００４４】次に、図２（ｄ）に示すように、下部電極
３上方の層間絶縁膜２を下部電極３の領域内において、
任意の形状にレジストパターニングおよびドライエッチ
ングを行なって、２つの開口部８を形成する。
３上方の層間絶縁膜２を下部電極３の領域内において、
任意の形状にレジストパターニングおよびドライエッチ
ングを行なって、２つの開口部８を形成する。
【００４５】次に、図２（ｅ）に示すように、ポリシリ
コン４ａを、例えばＬＰ−ＣＶＤ法によって下部電極３
上部の開口部８が埋まるまで５００ｎｍの膜厚を成膜す
る。
コン４ａを、例えばＬＰ−ＣＶＤ法によって下部電極３
上部の開口部８が埋まるまで５００ｎｍの膜厚を成膜す
る。
【００４６】次に、図２（ｆ）に示すように、例えばＣ
ＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）法にて開口部８内に成膜したポリシリコ
ン４ａを層間絶縁膜２の界面の５００ｎｍの膜厚まで削
り取る。
ＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）法にて開口部８内に成膜したポリシリコ
ン４ａを層間絶縁膜２の界面の５００ｎｍの膜厚まで削
り取る。
【００４７】次に、図２（ｇ）に示すように、開口部８
内に成膜したポリシリコン４ａに不純物イオンを注入す
る。ｎ型の場合には、リン（Ｐ）、砒素（Ａｓ）等、ｐ
型の場合には、ボロン（Ｂ）等を注入し、熱処理を行い
注入した不純物イオンをポリシリコン４ａの全体に拡散
させる。本発明の第１の実施形態においては、不純物イ
オンとしてリン（Ｐ）をポリシリコン４ａに注入して低
濃度のｎ-型不純物領域をポリシリコン４ａの全体に形
成し、開口部８内に低濃度のｎ-型ポリシリコン層４を
設けている。また、リン（Ｐ）をｎ-型ポリシリコン層
４の全体に拡散させる熱処理によって、下部電極３とｎ
-型ポリシリコン層４との界面でシリサイド反応が起こ
り、高融点金属であるシリサイド７を形成している。
内に成膜したポリシリコン４ａに不純物イオンを注入す
る。ｎ型の場合には、リン（Ｐ）、砒素（Ａｓ）等、ｐ
型の場合には、ボロン（Ｂ）等を注入し、熱処理を行い
注入した不純物イオンをポリシリコン４ａの全体に拡散
させる。本発明の第１の実施形態においては、不純物イ
オンとしてリン（Ｐ）をポリシリコン４ａに注入して低
濃度のｎ-型不純物領域をポリシリコン４ａの全体に形
成し、開口部８内に低濃度のｎ-型ポリシリコン層４を
設けている。また、リン（Ｐ）をｎ-型ポリシリコン層
４の全体に拡散させる熱処理によって、下部電極３とｎ
-型ポリシリコン層４との界面でシリサイド反応が起こ
り、高融点金属であるシリサイド７を形成している。
【００４８】次に、図２（ｈ）に示すように、低濃度の
ｎ-型ポリシリコン層４の上部に、さらに不純物イオン
としてリン（Ｐ）を注入し、高濃度のｎ+型不純物領域
を形成して高濃度のｎ+型ポリシリコン層５を設ける。
不純物イオンとしては、砒素（Ａｓ）を注入しても良
い。また、開口部８内に低濃度のｎ-型ポリシリコン層
４と導電型の異なる低濃度のｐ-型ポリシリコン層が形
成されている場合には、低濃度のｐ-型ポリシリコン層
の上部に不純物イオンとして、さらにボロン（Ｂ）を注
入し、高濃度のｐ+型ポリシリコン層を設ければよい。
ｎ-型ポリシリコン層４の上部に、さらに不純物イオン
としてリン（Ｐ）を注入し、高濃度のｎ+型不純物領域
を形成して高濃度のｎ+型ポリシリコン層５を設ける。
不純物イオンとしては、砒素（Ａｓ）を注入しても良
い。また、開口部８内に低濃度のｎ-型ポリシリコン層
４と導電型の異なる低濃度のｐ-型ポリシリコン層が形
成されている場合には、低濃度のｐ-型ポリシリコン層
の上部に不純物イオンとして、さらにボロン（Ｂ）を注
入し、高濃度のｐ+型ポリシリコン層を設ければよい。
【００４９】次に、図２（ｉ）に示すように、配線材料
としてＡｌ等を、例えばスパッタ法によって１００ｎｍ
の膜厚に成膜し、レジストパターニングおよびドライエ
ッチングによって、上部電極６を形成する。ここで、Ａ
ｌ等のかわりに高融点金属を用いて、上部電極６を形成
し、再びこの上部電極６を下部電極３と見なして図２
（ｃ）からの工程を繰り返すことによって、図９（ａ）
に示す積層構造を有する半導体装置を製造することがで
きる。
としてＡｌ等を、例えばスパッタ法によって１００ｎｍ
の膜厚に成膜し、レジストパターニングおよびドライエ
ッチングによって、上部電極６を形成する。ここで、Ａ
ｌ等のかわりに高融点金属を用いて、上部電極６を形成
し、再びこの上部電極６を下部電極３と見なして図２
（ｃ）からの工程を繰り返すことによって、図９（ａ）
に示す積層構造を有する半導体装置を製造することがで
きる。
【００５０】図３は、本発明の第２の実施形態の半導体
装置の要部の断面図である。第２の実施形態の半導体装
置では、図１に示す第１の実施形態の半導体装置に示す
シリサイド層７および低濃度のｎ-型ポリシリコン層４
と高濃度のｎ+型ポリシリコン層５との配置が逆にな
り、ダイオード素子としての整流方向（順方向）が第１
の実施形態の半導体装置と反対になる。シリサイド層７
および低濃度のｎ-型ポリシリコン層４と高濃度のｎ+型
ポリシリコン層５との配置以外では、第２の実施形態の
半導体装置と第１の実施形態の半導体装置とは、構造お
よび機能についても同一である。
装置の要部の断面図である。第２の実施形態の半導体装
置では、図１に示す第１の実施形態の半導体装置に示す
シリサイド層７および低濃度のｎ-型ポリシリコン層４
と高濃度のｎ+型ポリシリコン層５との配置が逆にな
り、ダイオード素子としての整流方向（順方向）が第１
の実施形態の半導体装置と反対になる。シリサイド層７
および低濃度のｎ-型ポリシリコン層４と高濃度のｎ+型
ポリシリコン層５との配置以外では、第２の実施形態の
半導体装置と第１の実施形態の半導体装置とは、構造お
よび機能についても同一である。
【００５１】図４（ａ）〜（ｇ）は、図３に示す本発明
の第２の実施形態の半導体装置の製造方法における各工
程を示す断面図である。
の第２の実施形態の半導体装置の製造方法における各工
程を示す断面図である。
【００５２】図４（ａ）に示すように、トランジスタ等
の素子を有する半導体基板１上に、層間絶縁膜２として
酸化シリコン、窒化シリコン等の絶縁性保護膜を、ＡＰ
−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等によって
１０００ｎｍの膜厚に成膜する。
の素子を有する半導体基板１上に、層間絶縁膜２として
酸化シリコン、窒化シリコン等の絶縁性保護膜を、ＡＰ
−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等によって
１０００ｎｍの膜厚に成膜する。
【００５３】次に、図４（ｂ）に示すように、層間絶縁
膜２上にＴｉ、Ｗ等の高融点金属をスパッタ法、また
は、ＣＶＤ法によって１００ｎｍの膜厚に成膜し、Ｔ
ｉ、Ｗ等の高融点金属にレジストパターニングおよびド
ライエッチングを行ない、任意の電極形状にして下部電
極３を形成する。
膜２上にＴｉ、Ｗ等の高融点金属をスパッタ法、また
は、ＣＶＤ法によって１００ｎｍの膜厚に成膜し、Ｔ
ｉ、Ｗ等の高融点金属にレジストパターニングおよびド
ライエッチングを行ない、任意の電極形状にして下部電
極３を形成する。
【００５４】次に、図４（ｃ）に示すように、半導体基
板１上の全面に層間絶縁膜２として酸化シリコン、窒化
シリコン等の絶縁性保護膜を、ＡＰ−ＣＶＤ法、ＬＰ−
ＣＶＤ法、Ｐ−ＣＶＤ法等によって５００ｎｍの膜厚で
形成する。
板１上の全面に層間絶縁膜２として酸化シリコン、窒化
シリコン等の絶縁性保護膜を、ＡＰ−ＣＶＤ法、ＬＰ−
ＣＶＤ法、Ｐ−ＣＶＤ法等によって５００ｎｍの膜厚で
形成する。
【００５５】次に、図４（ｄ）に示すように、下部電極
３上方の層間絶縁膜２を下部電極３の領域内において、
任意の形状にレジストパターニングおよびドライエッチ
ングを行なって、２つの開口部８を形成する。
３上方の層間絶縁膜２を下部電極３の領域内において、
任意の形状にレジストパターニングおよびドライエッチ
ングを行なって、２つの開口部８を形成する。
【００５６】次に、図４（ｅ）に示すように、ポリシリ
コン４ａを、ＬＰ−ＣＶＤ法によって下部電極３上部の
開口部８に１００ｎｍの膜厚で成膜し、さらに不純物イ
オンを注入する。注入する不純物イオンは、ｎ型領域を
形成する場合には、リン（Ｐ）、砒素（Ａｓ）等を注入
し、ｐ型領域を形成する場合には、ボロン（Ｂ）等を注
入する。本発明の第２の実施形態では、不純物イオンと
してリン（Ｐ）をポリシリコン４ａに注入して高濃度の
ｎ+型不純物領域を、ポリシリコン４ａ全体に形成し、
高濃度のｎ+型ポリシリコン層５を形成している。
コン４ａを、ＬＰ−ＣＶＤ法によって下部電極３上部の
開口部８に１００ｎｍの膜厚で成膜し、さらに不純物イ
オンを注入する。注入する不純物イオンは、ｎ型領域を
形成する場合には、リン（Ｐ）、砒素（Ａｓ）等を注入
し、ｐ型領域を形成する場合には、ボロン（Ｂ）等を注
入する。本発明の第２の実施形態では、不純物イオンと
してリン（Ｐ）をポリシリコン４ａに注入して高濃度の
ｎ+型不純物領域を、ポリシリコン４ａ全体に形成し、
高濃度のｎ+型ポリシリコン層５を形成している。
【００５７】次に、図４（ｆ）に示すように、２つの開
口部８に形成された高濃度のｎ+型ポリシリコン層５上
に、ＬＰ−ＣＶＤ法によって、ポリシリコン４ａを下部
電極３上部の開口部８が完全に埋まるまで、４００ｎｍ
の膜厚で成膜する。そして、ＣＭＰ法にてポリシリコン
４ａを層間絶縁膜２上部の表面の位置まで削り取り、ポ
リシリコン４ａの表面に不純物イオンを注入する。開口
部８内の下層のポリシリコン部分が高濃度のｎ+型ポリ
シリコン層５である場合には、不純物イオンとしてリン
（Ｐ）、砒素（Ａｓ）等をポリシリコン４ａの表面に注
入し、開口部８内の下層のポリシリコン部分が高濃度の
ｐ+型ポリシリコン層である場合には、不純物イオンと
してボロン（Ｂ）等をポリシリコン４ａの表面に注入す
る。本発明の第２の実施形態では、開口部８内の下層の
ポリシリコン部分が高濃度のｎ+型ポリシリコン層５で
あるので、ポリシリコン４ａの表面にリン（Ｐ）を注入
して、ポリシリコンによる低濃度のｎ-型不純物領域を
開口部８内の上層に形成し、低濃度のｎ-型ポリシリコ
ン層４を設けている。
口部８に形成された高濃度のｎ+型ポリシリコン層５上
に、ＬＰ−ＣＶＤ法によって、ポリシリコン４ａを下部
電極３上部の開口部８が完全に埋まるまで、４００ｎｍ
の膜厚で成膜する。そして、ＣＭＰ法にてポリシリコン
４ａを層間絶縁膜２上部の表面の位置まで削り取り、ポ
リシリコン４ａの表面に不純物イオンを注入する。開口
部８内の下層のポリシリコン部分が高濃度のｎ+型ポリ
シリコン層５である場合には、不純物イオンとしてリン
（Ｐ）、砒素（Ａｓ）等をポリシリコン４ａの表面に注
入し、開口部８内の下層のポリシリコン部分が高濃度の
ｐ+型ポリシリコン層である場合には、不純物イオンと
してボロン（Ｂ）等をポリシリコン４ａの表面に注入す
る。本発明の第２の実施形態では、開口部８内の下層の
ポリシリコン部分が高濃度のｎ+型ポリシリコン層５で
あるので、ポリシリコン４ａの表面にリン（Ｐ）を注入
して、ポリシリコンによる低濃度のｎ-型不純物領域を
開口部８内の上層に形成し、低濃度のｎ-型ポリシリコ
ン層４を設けている。
【００５８】次に、図４（ｇ）に示すように、高融点金
属を、スパッタ法またはＣＶＤ法によって１００ｎｍの
膜厚に成膜し、さらにレジストパタ一二ングおよびドラ
イエッチングによって、上部電極６として形成する。そ
の後、熱処理を行なうことにより上部電極とｎ-型ポリ
シリコン層４の界面においてシリサイド反応が起こり、
高融点金属であるシリサイド７を形成する。また、この
上部電極６を下部電極３と見なして図４（ｃ）からの工
程を繰り返すことによって、図９（ａ）に示す積層構造
を有する半導体装置を製造することができる。
属を、スパッタ法またはＣＶＤ法によって１００ｎｍの
膜厚に成膜し、さらにレジストパタ一二ングおよびドラ
イエッチングによって、上部電極６として形成する。そ
の後、熱処理を行なうことにより上部電極とｎ-型ポリ
シリコン層４の界面においてシリサイド反応が起こり、
高融点金属であるシリサイド７を形成する。また、この
上部電極６を下部電極３と見なして図４（ｃ）からの工
程を繰り返すことによって、図９（ａ）に示す積層構造
を有する半導体装置を製造することができる。
【００５９】図５は、本発明の第３の実施形態の半導体
装置の要部の断面図である。トランジスタ等の素子を組
み込んだ半導体基板１上に、層間絶縁膜２が設けられて
おり、この層間絶縁膜２に、Ａｌ系金属と高融点金属と
の下部電極９が形成されている。下部電極９上には、低
濃度のｎ-型アモルファスシリコン層１１と高濃度のｎ+
型アモルファスシリコン層１２とが順番に積層されて、
層間絶縁膜２内に埋め込まれるように形成されており、
ｎ-型アモルファスシリコン層１１とｎ+型アモルファス
シリコン層１２との積層構造が層間絶縁膜２によって相
互に分離されている。２つに分離されている下部電極９
上の低濃度のｎ-型アモルファスシリコン層１１と高濃
度のｎ+型アモルファスシリコン層１２との積層構造
は、それぞれのｎ+型アモルファスシリコン層１２に、
共通の配線材料より成る上部電極１０が形成されてい
る。そして、下部電極９上のｎ-型アモルファスシリコ
ン層１１、ｎ+型アモルファスシリコン層１２および上
部電極１０は、層間絶縁膜２内に設けられている。ま
た、上部電極１０と高濃度のｎ+型アモルファスシリコ
ン層１２との界面は、オーミック接触状態になってお
り、下部電極９と低濃度のｎ-型アモルファスシリコン
層１１の接続状態は、ショットキー接合となっている。
これらの下部電極９、ｎ-型アモルファスシリコン層１
１、ｎ+型アモルファスシリコン層１２および上部電極
１０によってショットキーバリアダイオードが構成され
ている。
装置の要部の断面図である。トランジスタ等の素子を組
み込んだ半導体基板１上に、層間絶縁膜２が設けられて
おり、この層間絶縁膜２に、Ａｌ系金属と高融点金属と
の下部電極９が形成されている。下部電極９上には、低
濃度のｎ-型アモルファスシリコン層１１と高濃度のｎ+
型アモルファスシリコン層１２とが順番に積層されて、
層間絶縁膜２内に埋め込まれるように形成されており、
ｎ-型アモルファスシリコン層１１とｎ+型アモルファス
シリコン層１２との積層構造が層間絶縁膜２によって相
互に分離されている。２つに分離されている下部電極９
上の低濃度のｎ-型アモルファスシリコン層１１と高濃
度のｎ+型アモルファスシリコン層１２との積層構造
は、それぞれのｎ+型アモルファスシリコン層１２に、
共通の配線材料より成る上部電極１０が形成されてい
る。そして、下部電極９上のｎ-型アモルファスシリコ
ン層１１、ｎ+型アモルファスシリコン層１２および上
部電極１０は、層間絶縁膜２内に設けられている。ま
た、上部電極１０と高濃度のｎ+型アモルファスシリコ
ン層１２との界面は、オーミック接触状態になってお
り、下部電極９と低濃度のｎ-型アモルファスシリコン
層１１の接続状態は、ショットキー接合となっている。
これらの下部電極９、ｎ-型アモルファスシリコン層１
１、ｎ+型アモルファスシリコン層１２および上部電極
１０によってショットキーバリアダイオードが構成され
ている。
【００６０】このような構造の半導体装置では、層間絶
縁膜２によってショットキーバリアダイオードのｎ-型
アモルファスシリコン層１１およびｎ+型アモルファス
シリコン層１２の積層構造であるダイオード素子同士を
確実に分離することができ、プレーナー構造のような支
持基板内に設けられた絶縁層によるｎｐｎまたはｐｎｐ
構造の分離ではないために、原理上、寄生トランジスタ
動作は発生しない。また、層間絶縁膜２内に各ダイオー
ド素子を作り込む構造により、プレーナー構造のような
支持基板に対して横方向の整流特性を有するものでな
く、縦方向の整流特性を有している。したがって、ショ
ットキーバリアダイオードを４個使用したブリッジ回路
を構成する場合に、ダイオード素子層の上に、さらにダ
イオード素子層を積層する縦積み構造が可能となり、プ
レーナー構造のように、同一層上に横方向にダイオード
素子を配置した場合と比較して、１チップの占有面積比
が小さくなる。
縁膜２によってショットキーバリアダイオードのｎ-型
アモルファスシリコン層１１およびｎ+型アモルファス
シリコン層１２の積層構造であるダイオード素子同士を
確実に分離することができ、プレーナー構造のような支
持基板内に設けられた絶縁層によるｎｐｎまたはｐｎｐ
構造の分離ではないために、原理上、寄生トランジスタ
動作は発生しない。また、層間絶縁膜２内に各ダイオー
ド素子を作り込む構造により、プレーナー構造のような
支持基板に対して横方向の整流特性を有するものでな
く、縦方向の整流特性を有している。したがって、ショ
ットキーバリアダイオードを４個使用したブリッジ回路
を構成する場合に、ダイオード素子層の上に、さらにダ
イオード素子層を積層する縦積み構造が可能となり、プ
レーナー構造のように、同一層上に横方向にダイオード
素子を配置した場合と比較して、１チップの占有面積比
が小さくなる。
【００６１】さらに、各ダイオード素子が層間絶縁膜２
内に配置されるために、他の回路構成要素を作成した後
に、その上にダイオード素子が埋め込まれた層間絶縁膜
２を積層するができ、これによっても、１チップの占有
面積を小さくすることができる。各ダイオード素子のカ
ソード電極およびアノード電極が上部の同一層上に配置
されるプレーナー構造を有するショットキーバリアダイ
オードと比較すると、両方とも素子面積が同一であれ
ば、本発明のショットキーバリアダイオードでは、下部
電極３および上部電極６によってそれぞれ構成されるカ
ソード電極およびアノード電極が、素子部分の上部と下
部とに分かれるために、カソード電極およびアノード電
極を２倍の面積に広げることができ、各電極間の直列抵
抗を減少させて、順方向電流を増加させることができ
る。また、半導体部分に成膜温度の低いアモルファスシ
リコンを使用することにより、上部電極１０および下部
電極９ともに低融点のＡｌ系金属を使用することができ
る。
内に配置されるために、他の回路構成要素を作成した後
に、その上にダイオード素子が埋め込まれた層間絶縁膜
２を積層するができ、これによっても、１チップの占有
面積を小さくすることができる。各ダイオード素子のカ
ソード電極およびアノード電極が上部の同一層上に配置
されるプレーナー構造を有するショットキーバリアダイ
オードと比較すると、両方とも素子面積が同一であれ
ば、本発明のショットキーバリアダイオードでは、下部
電極３および上部電極６によってそれぞれ構成されるカ
ソード電極およびアノード電極が、素子部分の上部と下
部とに分かれるために、カソード電極およびアノード電
極を２倍の面積に広げることができ、各電極間の直列抵
抗を減少させて、順方向電流を増加させることができ
る。また、半導体部分に成膜温度の低いアモルファスシ
リコンを使用することにより、上部電極１０および下部
電極９ともに低融点のＡｌ系金属を使用することができ
る。
【００６２】図６（ａ）〜（ｈ）は、図５に示す本発明
の第３の実施形態の半導体装置の製造方法における各工
程を示す断面図である。
の第３の実施形態の半導体装置の製造方法における各工
程を示す断面図である。
【００６３】図６（ａ）に示すように、トランジスタ等
の素子を有する半導体基板１上に、層間絶縁膜２として
酸化シリコン、窒化シリコン等の絶縁性保護膜を、ＡＰ
−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等によって
１０００ｎｍの膜厚に成膜する。
の素子を有する半導体基板１上に、層間絶縁膜２として
酸化シリコン、窒化シリコン等の絶縁性保護膜を、ＡＰ
−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等によって
１０００ｎｍの膜厚に成膜する。
【００６４】次に、図６（ｂ）に示すように、層間絶縁
膜２上にＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属とＴｉ、Ｗ等
の高融点金属をスパッタ法またはＣＶＤ法により、１層
目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚で
成膜し、２層目としてＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属
を４００ｎｍの膜厚で成膜し、３層目としてＴｉ、Ｗ等
の高融点金属を１００ｎｍの膜厚に成膜し、この３層構
造に積層された金属膜を、任意の電極形状にレジストパ
ターニングおよびドライエッチングを行ない、下部電極
９を形成する。
膜２上にＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属とＴｉ、Ｗ等
の高融点金属をスパッタ法またはＣＶＤ法により、１層
目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚で
成膜し、２層目としてＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属
を４００ｎｍの膜厚で成膜し、３層目としてＴｉ、Ｗ等
の高融点金属を１００ｎｍの膜厚に成膜し、この３層構
造に積層された金属膜を、任意の電極形状にレジストパ
ターニングおよびドライエッチングを行ない、下部電極
９を形成する。
【００６５】次に、図６（ｃ）に示すように、半導体基
板１上の全面に下部電極９を被覆するように、層間絶縁
膜２として酸化シリコン、窒化シリコン等の絶縁性保護
膜をＡＰ−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等
によって５００ｎｍの膜厚で形成する。
板１上の全面に下部電極９を被覆するように、層間絶縁
膜２として酸化シリコン、窒化シリコン等の絶縁性保護
膜をＡＰ−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等
によって５００ｎｍの膜厚で形成する。
【００６６】次に、図６（ｄ）に示すように、下部電極
９上方の層間絶縁膜２を下部電極９の領域内において、
任意の形状にレジストパターニングおよびドライエッチ
ングを行なって、２つの開口部８を形成する。
９上方の層間絶縁膜２を下部電極９の領域内において、
任意の形状にレジストパターニングおよびドライエッチ
ングを行なって、２つの開口部８を形成する。
【００６７】次に、図６（ｅ）に示すように、アモルフ
ァスシリコン１１ａをＰ−ＣＶＤ法によって下部電極９
上部の開口部８が埋まるまで、５００ｎｍの厚さに成膜
する。
ァスシリコン１１ａをＰ−ＣＶＤ法によって下部電極９
上部の開口部８が埋まるまで、５００ｎｍの厚さに成膜
する。
【００６８】次に、図６（ｆ）に示すように、ＣＭＰ法
にて開口部８内に成膜したアモルファスシリコン１１ａ
を層間絶縁膜２の界面まで削り取り、さらに、開口部８
内に成膜したアモルファスシリコン１１ａに不純物イオ
ンを注入する。ｎ型の場合には、リン（Ｐ）、砒素（Ａ
ｓ）等、ｐ型の場合には、ボロン（Ｂ）等を注入する。
本発明の第３の実施形態においては、不純物イオンとし
てリン（Ｐ）をアモルファスシリコン１１ａに注入して
低濃度のｎ-型不純物領域をアモルファスシリコン１１
ａの全体に形成し、開口部８内に低濃度のｎ-型アモル
ファスシリコン層１１を設けている。
にて開口部８内に成膜したアモルファスシリコン１１ａ
を層間絶縁膜２の界面まで削り取り、さらに、開口部８
内に成膜したアモルファスシリコン１１ａに不純物イオ
ンを注入する。ｎ型の場合には、リン（Ｐ）、砒素（Ａ
ｓ）等、ｐ型の場合には、ボロン（Ｂ）等を注入する。
本発明の第３の実施形態においては、不純物イオンとし
てリン（Ｐ）をアモルファスシリコン１１ａに注入して
低濃度のｎ-型不純物領域をアモルファスシリコン１１
ａの全体に形成し、開口部８内に低濃度のｎ-型アモル
ファスシリコン層１１を設けている。
【００６９】次に、図６（ｇ）に示すように、低濃度の
ｎ-型アモルファスシリコン層１１の上部に不純物イオ
ンをさらに注入する。開口部８内のアモルファスシリコ
ン１１ａが低濃度のｎ-型不純物領域の場合には、リン
（Ｐ）、砒素（Ａｓ）等を注入する。また、開口部８内
のアモルファスシリコン１１ａが低濃度のｐ-型不純物
領域の場合には、ボロン（Ｂ）等を注入する。本発明の
第３の実施形態においては、リン（Ｐ）を注入にて、低
濃度のｎ-型アモルファスシリコン層１１の上部に高濃
度のｎ+型不純物領域を形成し、高濃度のｎ+型アモルフ
ァスシリコン１２を設けている。
ｎ-型アモルファスシリコン層１１の上部に不純物イオ
ンをさらに注入する。開口部８内のアモルファスシリコ
ン１１ａが低濃度のｎ-型不純物領域の場合には、リン
（Ｐ）、砒素（Ａｓ）等を注入する。また、開口部８内
のアモルファスシリコン１１ａが低濃度のｐ-型不純物
領域の場合には、ボロン（Ｂ）等を注入する。本発明の
第３の実施形態においては、リン（Ｐ）を注入にて、低
濃度のｎ-型アモルファスシリコン層１１の上部に高濃
度のｎ+型不純物領域を形成し、高濃度のｎ+型アモルフ
ァスシリコン１２を設けている。
【００７０】次に、図６（ｈ）に示すように、配線材料
として、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属とＴｉ、Ｗ等
の高融点金属をスパッタ法またはＣＶＤ法により、１層
目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚で
成膜し、２層目としてＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属
を４００ｎｍの膜厚で成膜し、３層目としてＴｉ、Ｗ等
の高融点金属を１００ｎｍの膜厚に成膜し、この３層構
造に積層された金属膜を、下部電極９と同じ電極形状に
なるようにレジストパターニングおよびドライエッチン
グを行ない上部電極１０を形成する。また、この上部電
極１０を下部電極９と見なして図６（ｃ）からの工程を
繰り返すことによって、図９（ａ）に示す積層構造を有
する半導体装置を製造することができる。
として、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属とＴｉ、Ｗ等
の高融点金属をスパッタ法またはＣＶＤ法により、１層
目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚で
成膜し、２層目としてＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属
を４００ｎｍの膜厚で成膜し、３層目としてＴｉ、Ｗ等
の高融点金属を１００ｎｍの膜厚に成膜し、この３層構
造に積層された金属膜を、下部電極９と同じ電極形状に
なるようにレジストパターニングおよびドライエッチン
グを行ない上部電極１０を形成する。また、この上部電
極１０を下部電極９と見なして図６（ｃ）からの工程を
繰り返すことによって、図９（ａ）に示す積層構造を有
する半導体装置を製造することができる。
【００７１】図７は、本発明の第４の実施形態の半導体
装置の要部の断面図である。トランジスタ等の素子を組
み込んだ半導体基板１上に、層間絶縁膜２が設けられて
おり、この層間絶縁膜２内にＡｌ系金属と高融点金属と
の下部電極９が形成されており、下部電極９上は、高濃
度のｐ+型アモルファスシリコン層１３と高濃度のｎ+型
アモルファスシリコン層１２とが順番に積層されて、層
間絶縁膜２に埋め込まれるように形成されており、ｐ+
型アモルファスシリコン層１３とｎ+型アモルファスシ
リコン層１２との積層構造が層間絶縁膜２によって相互
に分離されている。２つに分離されている下部電極９上
の高濃度のｐ+型アモルファスシリコン層１３と高濃度
のｎ+型アモルファスシリコン層１２との積層構造は、
それぞれのｎ+型アモルファスシリコン層１２に、共通
の配線材料より成る上部電極１０が形成されている。そ
して、下部電極９上のｐ+型アモルファスシリコン層１
３、ｎ+型アモルファスシリコン層１２および上部電極
１０は、層間絶縁膜２内に設けられている。
装置の要部の断面図である。トランジスタ等の素子を組
み込んだ半導体基板１上に、層間絶縁膜２が設けられて
おり、この層間絶縁膜２内にＡｌ系金属と高融点金属と
の下部電極９が形成されており、下部電極９上は、高濃
度のｐ+型アモルファスシリコン層１３と高濃度のｎ+型
アモルファスシリコン層１２とが順番に積層されて、層
間絶縁膜２に埋め込まれるように形成されており、ｐ+
型アモルファスシリコン層１３とｎ+型アモルファスシ
リコン層１２との積層構造が層間絶縁膜２によって相互
に分離されている。２つに分離されている下部電極９上
の高濃度のｐ+型アモルファスシリコン層１３と高濃度
のｎ+型アモルファスシリコン層１２との積層構造は、
それぞれのｎ+型アモルファスシリコン層１２に、共通
の配線材料より成る上部電極１０が形成されている。そ
して、下部電極９上のｐ+型アモルファスシリコン層１
３、ｎ+型アモルファスシリコン層１２および上部電極
１０は、層間絶縁膜２内に設けられている。
【００７２】また、ｐ+型アモルファスシリコン層１３
とｎ+型アモルファスシリコン層１２との界面には、Ｐ
Ｎ接合領域が形成されており、上部電極１０と高濃度の
ｎ+型アモルファスシリコン層１２との界面は、オーミ
ック接触状態になっており、さらに下部電極９と高濃度
のｐ-型アモルファスシリコン層１３との接続状態も、
オーミック接触状態になっている。これらの下部電極
９、ｐ+型アモルファスシリコン層１３、ｎ+型アモルフ
ァスシリコン層１２、上部電極１０によってｐ+型アモ
ルファスシリコン層１３からｎ+型アモルファスシリコ
ン層１２へ順方向電流が流れるＰＮ接合ダイオードが構
成されている。
とｎ+型アモルファスシリコン層１２との界面には、Ｐ
Ｎ接合領域が形成されており、上部電極１０と高濃度の
ｎ+型アモルファスシリコン層１２との界面は、オーミ
ック接触状態になっており、さらに下部電極９と高濃度
のｐ-型アモルファスシリコン層１３との接続状態も、
オーミック接触状態になっている。これらの下部電極
９、ｐ+型アモルファスシリコン層１３、ｎ+型アモルフ
ァスシリコン層１２、上部電極１０によってｐ+型アモ
ルファスシリコン層１３からｎ+型アモルファスシリコ
ン層１２へ順方向電流が流れるＰＮ接合ダイオードが構
成されている。
【００７３】図７に示す第４の実施形態の半導体装置で
は、層間絶縁膜２によってＰＮ接合ダイオードのｐ+型
アモルファスシリコン層１３およびｎ+型アモルファス
シリコン層１２の積層構造であるダイオード素子同士を
確実に分離することができ、プレーナー構造のような支
持基板内に設けられた絶縁層によるｎｐｎまたはｐｎｐ
構造の分離ではないために、原理上、寄生トランジスタ
動作は発生しない。
は、層間絶縁膜２によってＰＮ接合ダイオードのｐ+型
アモルファスシリコン層１３およびｎ+型アモルファス
シリコン層１２の積層構造であるダイオード素子同士を
確実に分離することができ、プレーナー構造のような支
持基板内に設けられた絶縁層によるｎｐｎまたはｐｎｐ
構造の分離ではないために、原理上、寄生トランジスタ
動作は発生しない。
【００７４】また、第４の実施形態の半導体装置は、図
５に示す第３の実施形態の半導体装置のｎ−型アモルフ
ァスシリコン層１１の部分がｐ+型アモルファスシリコ
ン層１３に置き換えられている以外は、第３の実施形態
の半導体装置と同一の構造および機能を有している。
５に示す第３の実施形態の半導体装置のｎ−型アモルフ
ァスシリコン層１１の部分がｐ+型アモルファスシリコ
ン層１３に置き換えられている以外は、第３の実施形態
の半導体装置と同一の構造および機能を有している。
【００７５】図８（ａ）〜（ｉ）は、図７に示す本発明
の第４の実施形態の半導体装置の製造方法における各工
程を示す断面図である。
の第４の実施形態の半導体装置の製造方法における各工
程を示す断面図である。
【００７６】図８（ａ）に示すように、トランジスタ等
の素子を有する半導体基板１上に、層間絶縁膜２として
酸化シリコン、窒化シリコン等の絶縁性保護膜を、ＡＰ
−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等によって
１０００ｎｍの膜厚に成膜する。
の素子を有する半導体基板１上に、層間絶縁膜２として
酸化シリコン、窒化シリコン等の絶縁性保護膜を、ＡＰ
−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等によって
１０００ｎｍの膜厚に成膜する。
【００７７】次に、図８（ｂ）に示すように、層間絶縁
膜２上にＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属とＴｉ、Ｗ等
の高融点金属をスパッタ法またはＣＶＤ法により、１層
目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚で
成膜し、２層目としてＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属
を４００ｎｍの膜厚で成膜し、３層目としてＴｉ、Ｗ等
の高融点金属を１００ｎｍの膜厚に成膜し、この３層構
造に積層された金属膜を、任意の電極形状にレジストパ
ターニングおよびドライエッチングを行ない、下部電極
９を形成する。
膜２上にＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属とＴｉ、Ｗ等
の高融点金属をスパッタ法またはＣＶＤ法により、１層
目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚で
成膜し、２層目としてＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属
を４００ｎｍの膜厚で成膜し、３層目としてＴｉ、Ｗ等
の高融点金属を１００ｎｍの膜厚に成膜し、この３層構
造に積層された金属膜を、任意の電極形状にレジストパ
ターニングおよびドライエッチングを行ない、下部電極
９を形成する。
【００７８】次に、図８（ｃ）に示すように、半導体基
板１上の全面に下部電極９を被覆するように、層間絶縁
膜２として酸化シリコン、窒化シリコン等の絶縁性保護
膜をＡＰ−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等
によって５００ｎｍの膜厚で形成する。
板１上の全面に下部電極９を被覆するように、層間絶縁
膜２として酸化シリコン、窒化シリコン等の絶縁性保護
膜をＡＰ−ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等
によって５００ｎｍの膜厚で形成する。
【００７９】次に、図８（ｄ）に示すように、下部電極
９上方の層間絶縁膜２を下部電極９の領域内において、
任意の形状にレジストパターニングおよびドライエッチ
ングを行なって、２つの開口部８を形成する。
９上方の層間絶縁膜２を下部電極９の領域内において、
任意の形状にレジストパターニングおよびドライエッチ
ングを行なって、２つの開口部８を形成する。
【００８０】次に、図８（ｅ）に示すように、アモルフ
ァスシリコン１１ａをＰ−ＣＶＤ法によって下部電極９
上部の開口部８に２５０ｎｍの膜厚で成膜する。
ァスシリコン１１ａをＰ−ＣＶＤ法によって下部電極９
上部の開口部８に２５０ｎｍの膜厚で成膜する。
【００８１】次に、図８（ｆ）に示すように、下部電極
９上部の開口部８に２５０ｎｍの膜厚で成膜されたアモ
ルファスシリコン１１ａに不純物イオンを注入する。注
入する不純物イオンは、ｎ型領域を形成する場合には、
リン（Ｐ）、砒素（Ａｓ）等を注入し、ｐ型領域を形成
する場合には、ボロン（Ｂ）等を注入する。本発明の第
４の実施形態では、不純物イオンとしてボロン（Ｂ）を
アモルファスシリコン１１ａに注入して高濃度のｐ+型
不純物領域を、アモルファスシリコン１１ａ全体に形成
し、高濃度のｐ+型ポリシリコン層１３を形成する。
９上部の開口部８に２５０ｎｍの膜厚で成膜されたアモ
ルファスシリコン１１ａに不純物イオンを注入する。注
入する不純物イオンは、ｎ型領域を形成する場合には、
リン（Ｐ）、砒素（Ａｓ）等を注入し、ｐ型領域を形成
する場合には、ボロン（Ｂ）等を注入する。本発明の第
４の実施形態では、不純物イオンとしてボロン（Ｂ）を
アモルファスシリコン１１ａに注入して高濃度のｐ+型
不純物領域を、アモルファスシリコン１１ａ全体に形成
し、高濃度のｐ+型ポリシリコン層１３を形成する。
【００８２】次に、図８（ｇ）に示すように、高濃度の
ｐ+型ポリシリコン層１３を被覆するように、ｐ+型ポリ
シリコン層１３上に、アモルファスシリコン１１ａをＰ
−ＣＶＤ法によって開口部８が埋まるまで２５０ｎｍ以
上の膜厚で成膜する。
ｐ+型ポリシリコン層１３を被覆するように、ｐ+型ポリ
シリコン層１３上に、アモルファスシリコン１１ａをＰ
−ＣＶＤ法によって開口部８が埋まるまで２５０ｎｍ以
上の膜厚で成膜する。
【００８３】次に、図８（ｈ）に示すように、ＣＭＰ法
にてアモルファスシリコン１１ａを層間絶縁膜２上部
（開口部８上部）の表面の位置まで削り取り、アモルフ
ァスシリコン１１ａの表面に不純物イオンを注入する。
開口部８内の下層のアモルファスシリコン部分が高濃度
のｐ+型アモルファスシリコン層１３である場合には、
不純物イオンとしてリン（Ｐ）、砒素（Ａｓ）等をアモ
ルファスシリコン１１ａの表面に注入し、開口部８内の
下層のアモルファスシリコン部分が高濃度のｎ+型アモ
ルファスシリコン層である場合には、不純物イオンとし
てボロン（Ｂ）等をアモルファスシリコン１１ａの表面
に注入する。本発明の第４の実施形態では、開口部８内
の下層のアモルファスシリコン部分が高濃度のｐ+型ア
モルファスシリコン層１３であるので、アモルファスシ
リコン１１ａの表面にリン（Ｐ）を注入して、高濃度の
ｎ+型不純物領域を開口部８内の上層のアモルファスシ
リコン１１ａ全体に形成し、高濃度のｎ+型アモルファ
スシリコン層１２を設けている。
にてアモルファスシリコン１１ａを層間絶縁膜２上部
（開口部８上部）の表面の位置まで削り取り、アモルフ
ァスシリコン１１ａの表面に不純物イオンを注入する。
開口部８内の下層のアモルファスシリコン部分が高濃度
のｐ+型アモルファスシリコン層１３である場合には、
不純物イオンとしてリン（Ｐ）、砒素（Ａｓ）等をアモ
ルファスシリコン１１ａの表面に注入し、開口部８内の
下層のアモルファスシリコン部分が高濃度のｎ+型アモ
ルファスシリコン層である場合には、不純物イオンとし
てボロン（Ｂ）等をアモルファスシリコン１１ａの表面
に注入する。本発明の第４の実施形態では、開口部８内
の下層のアモルファスシリコン部分が高濃度のｐ+型ア
モルファスシリコン層１３であるので、アモルファスシ
リコン１１ａの表面にリン（Ｐ）を注入して、高濃度の
ｎ+型不純物領域を開口部８内の上層のアモルファスシ
リコン１１ａ全体に形成し、高濃度のｎ+型アモルファ
スシリコン層１２を設けている。
【００８４】次に、図８（ｉ）に示すように、配線材料
として、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属とＴｉ、Ｗ等
の高融点金属をスパッタ法またはＣＶＤ法により、１層
目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚で
成膜し、２層目としてＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属
を４００ｎｍの膜厚で成膜し、３層目としてＴｉ、Ｗ等
の高融点金属を１００ｎｍの膜厚に成膜し、この３層構
造に積層された金属膜を、下部電極９と同じ電極形状に
なるようにレジストパターニングおよびドライエッチン
グを行ない上部電極１０を形成する。また、この上部電
極１０を下部電極９と見なして図８（ｃ）からの工程を
繰り返すことによって、図９（ａ）に示す積層構造を有
する半導体装置を製造することができる。
として、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属とＴｉ、Ｗ等
の高融点金属をスパッタ法またはＣＶＤ法により、１層
目としてＴｉ、Ｗ等の高融点金属を１００ｎｍの膜厚で
成膜し、２層目としてＡｌ−Ｓｉ、Ａｌ−Ｃｕ等の金属
を４００ｎｍの膜厚で成膜し、３層目としてＴｉ、Ｗ等
の高融点金属を１００ｎｍの膜厚に成膜し、この３層構
造に積層された金属膜を、下部電極９と同じ電極形状に
なるようにレジストパターニングおよびドライエッチン
グを行ない上部電極１０を形成する。また、この上部電
極１０を下部電極９と見なして図８（ｃ）からの工程を
繰り返すことによって、図９（ａ）に示す積層構造を有
する半導体装置を製造することができる。
【００８５】尚、以上の図２（ａ）〜（ｉ）、図４
（ａ）〜（ｇ）、図６（ａ）〜（ｈ）、図８（ａ）〜
（ｉ）示したように、製造方法を工程別に示したように
既存のプロセス技術を使用して、本発明の第１〜４の実
施形態の半導体装置の構造を有するダイオード素子の形
成が可能となる。また、本発明の第１〜４の実施形態の
半導体装置では、下部電極と上部電極との間に、２つの
ダイオード素子が並列に接続されている例を示している
が、下部電極および／または上部電極は、各々のダイオ
ード素子毎に分割して形成しても良い。
（ａ）〜（ｇ）、図６（ａ）〜（ｈ）、図８（ａ）〜
（ｉ）示したように、製造方法を工程別に示したように
既存のプロセス技術を使用して、本発明の第１〜４の実
施形態の半導体装置の構造を有するダイオード素子の形
成が可能となる。また、本発明の第１〜４の実施形態の
半導体装置では、下部電極と上部電極との間に、２つの
ダイオード素子が並列に接続されている例を示している
が、下部電極および／または上部電極は、各々のダイオ
ード素子毎に分割して形成しても良い。
【００８６】図９（ａ）は、本発明の第１〜４の実施形
態に基づいて形成したダイオードを使用した半導体装置
である整流ブリッジ回路装置の断面図であり。図９
（ｂ）は、そのダイオードの回路接続図である。図９
（ａ）に示すように、下部電極３上にシリサイド層７が
形成され、シリサイド層７上に、低濃度のｎ-型ポリシ
リコン層４と高濃度のｎ+型ポリシリコン層５とが積層
されており、ｎ+型ポリシリコン層５の上には、共通電
極１５が形成されている。さらに、共通電極１５上に、
シリサイド層７、ｎ-型ポリシリコン層４、ｎ+型ポリシ
リコン層５が順番に積層されて、ｎ+型ポリシリコン層
５上に上部電極６が形成されている。
態に基づいて形成したダイオードを使用した半導体装置
である整流ブリッジ回路装置の断面図であり。図９
（ｂ）は、そのダイオードの回路接続図である。図９
（ａ）に示すように、下部電極３上にシリサイド層７が
形成され、シリサイド層７上に、低濃度のｎ-型ポリシ
リコン層４と高濃度のｎ+型ポリシリコン層５とが積層
されており、ｎ+型ポリシリコン層５の上には、共通電
極１５が形成されている。さらに、共通電極１５上に、
シリサイド層７、ｎ-型ポリシリコン層４、ｎ+型ポリシ
リコン層５が順番に積層されて、ｎ+型ポリシリコン層
５上に上部電極６が形成されている。
【００８７】このように、図９（ａ）に示す半導体装置
では、上下方向に２つのダイオードを積層した構成にな
っている。したがって、このような構成の半導体装置を
それぞれ並列に形成することにより、４つのダイオード
を同一平面上に配置した場合に比べて、チップ内でのダ
イオードの占有面積を半分とすることができる。
では、上下方向に２つのダイオードを積層した構成にな
っている。したがって、このような構成の半導体装置を
それぞれ並列に形成することにより、４つのダイオード
を同一平面上に配置した場合に比べて、チップ内でのダ
イオードの占有面積を半分とすることができる。
【００８８】また、図９（ａ）に示すように、並列に形
成された各半導体装置における下部電極３同士および上
部電極６同士をそれぞれ電気的に接続して、図９（ｂ）
に示すように、整流用のダイオードブリッジ回路を構成
できる。
成された各半導体装置における下部電極３同士および上
部電極６同士をそれぞれ電気的に接続して、図９（ｂ）
に示すように、整流用のダイオードブリッジ回路を構成
できる。
【００８９】
【発明の効果】本発明の半導体装置は、絶縁層内に少な
くとも１つの半導体素子が電気的に絶縁されて形成され
るとともに、各半導体素子のそれぞれの表面が、それぞ
れ電極によって相互に接続されていることにより、半導
体基板に対して縦方向に整流特性を有する半導体素子を
作製することができ、寄生トランジスタ動作を防止でき
るとともに、チップ面積の縮小化が可能となる。また、
カソード電極、アノード電極が素子部分の上部と下部と
に分かれるために、カソード電極、アノード電極の面積
は２倍になり、電極間の直列抵抗を減少さすことができ
るために、順方向電流を増加させることができる。
くとも１つの半導体素子が電気的に絶縁されて形成され
るとともに、各半導体素子のそれぞれの表面が、それぞ
れ電極によって相互に接続されていることにより、半導
体基板に対して縦方向に整流特性を有する半導体素子を
作製することができ、寄生トランジスタ動作を防止でき
るとともに、チップ面積の縮小化が可能となる。また、
カソード電極、アノード電極が素子部分の上部と下部と
に分かれるために、カソード電極、アノード電極の面積
は２倍になり、電極間の直列抵抗を減少さすことができ
るために、順方向電流を増加させることができる。
【図１】本発明の第１の実施形態の半導体装置の要部の
断面図である。
断面図である。
【図２】（ａ）〜（ｉ）は、本発明の第１の実施形態の
半導体装置の製造方法における各工程を示す断面図であ
る。
半導体装置の製造方法における各工程を示す断面図であ
る。
【図３】本発明の第２の実施形態の半導体装置の要部の
断面図である。
断面図である。
【図４】（ａ）〜（ｇ）は、本発明の第２の実施形態の
半導体装置の製造方法における各工程を示す断面図であ
る。
半導体装置の製造方法における各工程を示す断面図であ
る。
【図５】本発明の第３の実施形態の半導体装置の要部の
断面図である。
断面図である。
【図６】（ａ）〜（ｈ）は、本発明の第３の実施形態の
半導体装置の製造方法における各工程を示す断面図であ
る。
半導体装置の製造方法における各工程を示す断面図であ
る。
【図７】本発明の第４の実施形態の半導体装置の要部の
断面図である。
断面図である。
【図８】（ａ）〜（ｉ）は、本発明の第４の実施形態の
半導体装置の製造方法における各工程を示す断面図であ
る。
半導体装置の製造方法における各工程を示す断面図であ
る。
【図９】（ａ）は、本発明の第１〜４の実施形態に基づ
いて作製された整流ブリッジ回路装置である。（ｂ）
は、その回路接続図である。
いて作製された整流ブリッジ回路装置である。（ｂ）
は、その回路接続図である。
【図１０】従来のショットキーバリアダイオードの一例
を示す模式断面図である。
を示す模式断面図である。
【図１１】ショットキーバリアダイオードを有する従来
の半導体装置の他の模式断面図である。
の半導体装置の他の模式断面図である。
【図１２】従来のショットキーバリアダイオードを４個
組み合わせた半導体装置の平面図である。
組み合わせた半導体装置の平面図である。
【図１３】ショットキーバリアダイオードを有する従来
の半導体装置のさらに他の模式断面図である。
の半導体装置のさらに他の模式断面図である。
【図１４】ショットキーバリアダイオードを有する従来
の半導体装置のさらに他の模式断面図である。
の半導体装置のさらに他の模式断面図である。
【図１５】ショットキーバリアダイオードを有する従来
の半導体装置のさらに他の模式断面図である。
の半導体装置のさらに他の模式断面図である。
【図１６】ショットキーバリアダイオードを有する従来
の半導体装置のさらに他の模式断面図である。
の半導体装置のさらに他の模式断面図である。
【図１７】ショットキーバリアダイオードを有する従来
の半導体装置のさらに他の模式断面図である。
の半導体装置のさらに他の模式断面図である。
【図１８】ショットキーバリアダイオードを有する従来
の半導体装置のさらに他の模式断面図である。
の半導体装置のさらに他の模式断面図である。
１ 半導体基板 ２ 層間絶縁膜 ３ 下部電極 ４ ｎ-型ポリシリコン層 ４ａ ポリシリコン ５ ｎ+型ポリシリコン層 ６ 上部電極 ７ シリサイド層 ８ 開口部 ９ 下部電極 １０ 上部電極 １１ ｎ-型アモルファスシリコン層 １１ａ アモルファスシリコン １２ ｎ+型アモルファスシリコン層 １３ ｐ+型アモルファスシリコン層 １５ 共通電極 １０１ 支持基板 １０２ ｎ型シリコン基板 １０３ ショットキー金属 １０４ オーミック金属 １０５ ｎ+型不純物領域 １０６ ｎ+型不純物領域 １０７ 絶縁膜 １０８ シリコン基板 １０９ ＳｉＯ2膜 １１０ ＳＯＩ基板 １１１ 高抵抗ポリシリコン ２０１ シリコン基板 ２０２ 高不純物領域 ２０３ ショットキー金属 ２０４ オーミック金属 ２０５ ｐ型のシリコン基板 ２０６ ｎ型シリコンエピタキシャル層 ２０６ａ ｎ型シリコンエピタキシャル層 ２０７ 絶縁分離層 ２０８ 絶縁膜 ２１０ ショットキーバリアダイオード ２１１ パッド ３１１ 絶縁物層 ３１２ ｎ+型多結晶シリコン層 ３１３ ＳｉＯ2膜 ３１４ ｎ-型多結晶シリコン層 ３１５ バリアメタル層 ３１６ 電極材料層 ３１７ アノード電極 ３１８ カソード電極 ４１１ 絶縁物層 ４１２ ｎ-型シリコン領域 ４１３ ｎ+型シリコン領域 ４１４ 多結晶シリコン層 ４１５ ＳｉＯ2膜 ４１６ バリアメタル層 ４１７ 電極材料層 ４１８ アノード電極 ４１９ カソード電極 ５１１ 半導体基板 ５１２ 絶縁膜 ５１６ フィールド酸化膜 ５１７ Ｐ型領域のポリシリコン層 ５１９ Ｎ型領域のポリシリコン層 ５２０ ＰＮ接合領域 ５２１ シリコン酸化膜 ５２２ 白金シリサイド層 ５２３ 白金シリサイド層 ５２４ シリコン酸化膜 ５２５ ダイオード用の電極 ５２６ ダイオード用の電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/48 Ｅ Ｎ (72)発明者 中野 明彦 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 柳川 栄治 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB02 BB03 BB14 BB18 BB25 BB28 CC01 CC03 DD08 DD16 DD17 DD37 DD43 DD56 DD65 DD75 DD78 DD81 DD84 DD88 DD89 DD91 EE08 EE14 EE17 FF13 FF26 GG02 GG03 HH18 HH20 5F038 AV04 DF01 EZ13 EZ14 EZ15 EZ20
Claims (13)
- 【請求項１】 複数の能動素子が絶縁層内に組み込まれ
た半導体装置であって、 該絶縁層内に少なくとも１つの半導体素子が電気的に絶
縁されて形成されるとともに、各半導体素子のそれぞれ
の表面が、それぞれ電極によって相互に接続されている
ことを特徴とする半導体装置。 - 【請求項２】 前記一方の電極と各半導体素子の一方の
表面とがショットキー接合になっており、前記他方の電
極と各半導体素子の他方の表面とがオーミック接続にな
っている請求項１に記載の半導体装置。 - 【請求項３】 前記各電極と各半導体素子のそれぞれの
表面とが、それぞれオーミック接続になっている請求項
１に記載の半導体装置。 - 【請求項４】 前記各半導体素子がそれぞれ多結晶シリ
コンで形成されており、前記ショットキー接合を形成す
る電極が高融点金属によって形成されている請求項２に
記載の半導体装置。 - 【請求項５】 前記各半導体素子がそれぞれアモルファ
スシリコンで形成されており、前記ショットキー接合を
形成する電極がＡｌ系金属と高融点金属との積層構造に
よって形成されている請求項２に記載の半導体装置。 - 【請求項６】 前記各半導体素子がそれぞれアモルファ
スシリコンで形成されており、前記オーミック接続の電
極がＡｌ系金属と高融点金属との積層構造によって形成
されている請求項３に記載の半導体装置。 - 【請求項７】 前記アモルファスシリコンが第１の導電
型の部分と第２の導電型の部分との積層構成になってい
る請求項６に記載の半導体装置。 - 【請求項８】 前記半導体素子が複数対設けられてお
り、対をなす半導体素子同士が直列接続または並列接続
されてブリッジ回路が形成されている請求項１に記載の
半導体装置。 - 【請求項９】 複数の能動素子が絶縁層内に組み込まれ
た半導体装置であって、 該絶縁層内に設けられた第１の電極上に第１の半導体素
子が積層されて、該第１の半導体素子上に共通電極を介
して第２の半導体素子が積層されて、該第２の半導体素
子上に電極が設けられていることを特徴とする半導体装
置。 - 【請求項１０】 前記第１および第２の半導体素子が、
それぞれ相互に絶縁状態になった一対が設けられて、ブ
リッジ回路が形成されている請求項９に記載の半導体装
置。 - 【請求項１１】 半導体基板上に、絶縁層を形成する工
程と、 該絶縁層上に、第１の電極を形成する工程と、 該第１の電極上に、電気的に相互に絶縁されるととも
に、該絶縁層内に埋め込まれた複数の半導体素子を、そ
れぞれ該第１の電極にショットキー接合またはオーミッ
ク接続されるように形成する工程と、 各半導体素子上にショットキー接合またはオーミック接
続によって各半導体素子同士を相互に接続する第２の電
極を形成する工程と、 を包含することを特徴とする半導体装置の製造方法。 - 【請求項１２】 前記各半導体素子は、多結晶シリコン
に不純物イオンを注入して、高温処理することによって
それぞれ形成されている請求項１１に記載の半導体装置
の製造方法。 - 【請求項１３】 前記各半導体素子は、第１の導電型を
有するアモルファスシリコンと第２の導電型を有するア
モルファスシリコンとを積層することによってそれぞれ
形成されている請求項１１に記載の半導体装置の製造方
法。
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| JP2001022533A JP3693321B2 (ja) | 2001-01-30 | 2001-01-30 | 半導体装置およびその製造方法 |
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-
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| JP4637553B2 (ja) * | 2004-11-22 | 2011-02-23 | パナソニック株式会社 | ショットキーバリアダイオード及びそれを用いた集積回路 |
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