JPH10294475A

JPH10294475A - 半導体装置とその製造方法

Info

Publication number: JPH10294475A
Application number: JP10052197A
Authority: JP
Inventors: Akio Takano; 彰夫高野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-04-17
Filing date: 1997-04-17
Publication date: 1998-11-04

Abstract

(57)【要約】【課題】ｐｎ接合ダイオードの占有面積の縮小化とｐ
ｎ接合部面積の拡大化である。【解決手段】半導体基板上に絶縁膜を介して形成され
た、薄膜状の一段もしくは多段のｐｎ接合ダイオードを
有する半導体装置において、前記半導体基板が、Ｕ字型
断面を有するトレンチを有し、前記ｐｎ接合ダイオード
の少なくとも一部が、前記トレンチの内表面に沿って形
成されている。ｐｎ接合ダイオードをそのｐｎ接合部が
上記トレンチを横断するように配置してもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特にｐｎ接合を有する各種ダイオードを有する半導
体装置とその製造方法に関する。

【０００２】

【従来の技術】ｐｎ接合ダイオードは、集積回路を形成
する上で欠くことのできない主要構成部品の一つであ
る。その種類は、整流素子等として用いられる通常のダ
イオードの他、特殊用途向けのツェナーダイオード、ア
バランシェダイオード等、種々のものが存在する。

【０００３】ＳＯＩ（Silicon on Insulator）構造の
半導体装置に形成された基本的な薄膜ｐｎ接合ダイオー
ドの構造を図７（ａ）、図７（ｂ）に示す。図７（ａ）
に示すように、ｐｎ接合ダイオードは、ノンドープの多
結晶シリコン膜５３０に形成された矩形平面を有するｐ
型不純物拡散層５４０ａとこれと隣接して形成された矩
形平面を有するｎ型不純物拡散層５５０ａとから構成さ
れる。

【０００４】図７（ｂ）は、図７（ａ）中の一点鎖線Ｃ
Ｃ’における切断面を示したものである。同図に示すよ
うに、ＳＯＩ構造中にｐｎ接合ダイオードを形成する場
合は、まず、熱酸化法等を用いて半導体基板５００上に
シリコン酸化膜等の絶縁層５１０を形成する。その後、
絶縁層５１０上にノンドープの多結晶シリコン膜５３０
をＣＶＤ（Chemical Vapor Deposition）法等を用いて
形成する。

【０００５】この後、通常のフォトリソグラフィ工程を
用いて、ｐｎ接合ダイオードを形成しようとする領域に
開口を有するレジストパターンを形成する。このレジス
トパターンをマスクとして、イオン注入法を用いて、例
えばｐ型の不純物をイオン注入する。使用したレジスト
パターンを剥離した後、再度フォトリソグラフィ工程を
用いて、今度はｎ型不純物拡散層を形成する領域のみに
開口を有するレジストパターンを形成し、このレジスト
パターンをマスクとして、イオン注入法を用いてｎ型の
不純物をイオン注入する。この後アニールを行い、イオ
ン注入層を活性化する。なお、ｐｎ接合部周囲の多結晶
シリコン膜５３０は、必要に応じてエッチング除去す
る。

【０００６】ｐｎ接合ダイオードのひとつであるツェナ
ーダイオードは、例えば、ＭＯＳＦＥＴ（Metal Oxide
Semiconductor Field Effect Transistor）やＩＧ
ＢＴ（Insulated Gate Bipolarransistor）素子のゲー
トの耐圧保護素子として用いられている。この場合は、
図９（ａ）に示すように、必要な耐圧電圧に応じ、ｐｎ
接合を複数段接続したツェナーダイオードを用いること
が多い。使用の際は、図９（ｂ）に示すように、トラン
ジスタのゲート（Ｇ）とソース（Ｓ）との間に、双方向
のツェナーダイオードを接続する。

【０００７】

【発明が解決しようとする課題】ｐｎ接合ダイオードに
は、その用途により種々のものがあるが、いずれも集積
回路パターンの微細化に伴い、小型化を余儀なくされて
いる。

【０００８】特に、図９（ａ）に示すように、ｐｎ接合
が複数段接続されたダイオードを用いる場合、基板上に
占めるｐｎ接合ダイオードの面積が、無視できないもの
となるため、ｐｎ接合ダイオードの占有面積の縮小化が
必要となる。

【０００９】一方、静電破壊に対する耐性を上げる為、
ｐｎ接合部の面積はできるだけ広くすることが望まれて
いる。

【００１０】図７（ａ）に示したｐｎ接合ダイオード
は、互いに矩形の平面形状を有するｐ型不純物拡散層５
４０ａとｎ型不純物拡散層５５０ａを接合させたもので
あるため、平面上ｐｎ接合部は直線状となる。図８
（ａ）、図８（ｂ）には、同じ占有面積でより広いｐｎ
接合部を形成するために採用されるｐｎ接合ダイオード
の平面パターン例を示したものである。

【００１１】例えば、図８（ａ）は、環状のｐｎ接合ダ
イオードを示す。内側に形成された環状のｎ型不純物拡
散層５５０ｂの外縁部がｐｎ接合部に相当する。図７
（ａ）に示す矩形のｐｎ接合ダイオードと比較し、広い
ｐｎ接合部が形成される。

【００１２】図８（ｂ）は、ｐｎ接合部を櫛形としたも
のである。この場合も、図７（ａ）に示すｐｎ接合ダイ
オードに比較し、広い接合部が形成できることは明かで
ある。

【００１３】このように、従来、限られた占有面積で広
いｐｎ接合部を形成するためには、平面形状を工夫する
ことで、平面上のｐｎ接合部を長くとる方法を採用する
ことが一般的であった。しかし、平面的な形状の変形で
得られるｐｎ接合部の面積には限界がある。

【００１４】本発明の第１の目的は、基板上での占有面
積をより小型化できるｐｎ接合ダイオードを有する半導
体装置を提供することである。

【００１５】本発明の第２の目的は、基板上での占有面
積に対し、より広いｐｎ接合部を持つｐｎ接合ダイオー
ド有する半導体装置を提供することである。

【００１６】さらに、本発明の第３の目的は、上記半導
体装置のより簡易な製造方法を提供することである。

【００１７】

【課題を解決するための手段】本発明の半導体装置の第
１の特徴は、半導体基板上に絶縁膜を介して形成され
た、薄膜状の一段もしくは多段のｐｎ接合ダイオードを
有する半導体装置において、前記半導体基板がＵ字型断
面を有するトレンチを有し、前記ｐｎ接合ダイオードの
少なくとも一部が、前記トレンチの内表面に沿って形成
されていることである。

【００１８】上記本発明の半導体装置の第１の特徴によ
れば、従来基板面方向に形成されていたｐｎ接合ダイオ
ードの各拡散層がＵ字型トレンチに沿って、基板の深さ
方向に形成できるので、基板上でのｐｎ接合ダイオード
の占有面積を縮小することが可能となる。

【００１９】本発明の半導体装置の第２の特徴は、上記
第１の特徴を有する半導体装置において、前記ｐｎ接合
ダイオードが有するｐｎ接合部が、平面上前記トレンチ
を横断するように、前記半導体基板上に配置されている
ことである。

【００２０】上記本発明の半導体装置の第２の特徴によ
れば、ｐｎ接合ダイオードのｐｎ接合部がトレンチを横
断するように配置されるため、トレンチの断面と同様な
Ｕ字型のｐｎ接合部を形成できる。このため、基板上で
のｐｎ接合ダイオードの占有面積に比較し、ｐｎ接合部
の面積を拡張することができる。

【００２１】本発明の半導体装置の第３の特徴は、上記
第１、第２の特徴を有する半導体装置において、前記ｐ
ｎ接合ダイオードが、前記半導体基板上に前記絶縁膜を
介して形成された多結晶シリコン膜にｐ型不純物を拡散
して形成されたｐ型半導体層と、前記多結晶シリコン膜
にｎ型不純物を拡散して形成されたｎ型半導体層とを有
することである。

【００２２】上記本発明の半導体装置の第３の特徴によ
れば、多結晶シリコン膜のｐ型不純物拡散層とｎ型不純
物拡散層から構成されるｐｎ接合ダイオードを有するこ
とができる。

【００２３】本発明の半導体装置の第４の特徴は、上記
第１もしくは第３の特徴を有する半導体装置において、
前記ｐｎ接合ダイオードが、前記トレンチの底部および
開口部表面に形成された、ｎ型もしくはｐ型の導電型を
有する第１半導体層と、前記トレンチの側壁部に形成さ
れた、前記第１半導体層とは逆の導電型を有する第２半
導体層とを有することである。

【００２４】上記本発明の半導体装置の第４の特徴によ
れば、予めｎ型もしくはｐ型の導電型を有する第２半導
体層をトレンチ内およびその周囲の基板表面に形成して
おけば、基板表面より垂直な方向から第２半導体層の導
電型と逆の導電型を有する不純物イオンを注入すること
によりレジストマスク等を用いることなく、トレンチ形
状を利用した選択的なイオン注入により、簡易な工程で
形成可能な多段型双方向ｐｎ接合ダイオードを形成でき
る。

【００２５】上記第１から第４の半導体装置が有するｐ
ｎ接合ダイオードは、ツェナーダイオードであってもよ
い。

【００２６】上記本発明の半導体装置の第５の特徴は、
さらに、ＩＧＢＴ素子を有し、前記ｐｎ接合ダイオード
が、ｐｎ接合部を偶数有する双方向のツェナーダイオー
ドであり、前記ｐｎ接合ダイオードの一方の電極が前記
ＩＧＢＴ素子のゲート電極に電気的に接続され、他方の
電極が前記ＩＧＢＴ素子のエミッタ電極に電気的に接続
されていることである。

【００２７】上記本発明の半導体装置の第５の特徴によ
れば、ＩＧＢＴ素子のゲート電極への過負荷電圧印可を
阻止するツェナーダイオードとして上記第１から第４の
特徴のいずれかを有するツェナーダイオードを用いるこ
とができる。ここで用いられるツェナーダイオードは、
多段のｐｎ接合ダイオードとして用いられることが多い
ため、基板上の占有面積の縮小化、あるいはｐｎ接合部
の拡張化により、半導体装置そのものの小型化を図るこ
とができる。

【００２８】ＩＧＢＴ素子に替えて、ＭＯＳＦＥＴ素子
を有する場合においてもＩＧＢＴ素子の場合と同様な作
用を得ることができる。

【００２９】さらに、上記ＩＧＢＴ素子もしくはＭＯＳ
ＦＥＴ素子が、トレンチ構造を有するものであれば、こ
れらの素子の基板上での占有面積も縮小可能であるため
半導体装置全体としての小型化がさらに図られる。ま
た、ｐｎ接合ダイオードが形成されるトレンチとＩＧＢ
Ｔ素子もしくはＭＯＳＦＥＴ素子が形成されるトレンチ
の深さサイズが同じであれば、トレンチ形成工程を同一
工程で行えるため、半導体装置の製造工程の簡易化を図
ることができる。

【００３０】本発明の半導体装置の製造方法の特徴は、
半導体基板にＵ字型断面を有するトレンチを形成する工
程と、前記トレンチの内表面を含む前記半導体基板表面
上に絶縁膜を形成する工程と、前記絶縁膜上にｐ型もし
くはｎ型の第１導電型を有する多結晶シリコン膜を形成
する工程と、イオン注入法を用いて、前記第１導電型と
逆の導電型である第２導電型を有する不純物イオンを、
前記トレンチを含む前記半導体基板表面に垂直な方向か
ら注入し、前記トレンチの底部および開口部表面に第２
導電型を有する多結晶シリコン膜を形成する工程とを有
することである。

【００３１】上記製造方法の特徴によれば、レジストマ
スクを用いずに、トレンチの形状自身のマスク効果によ
り、選択的にイオン注入を行うことが可能であり、トレ
ンチの底部とトレンチの開口部表面に第１導電型を有す
る半導体層を有し、トレンチの内壁部に第２導電型を有
する多段型ｐｎ接合ダイオードを簡易な工程で形成する
ことができる。

【００３２】

【発明の実施の形態】本発明の実施の形態について、図
１（ａ）〜図６（ｄ）を参照して説明する。

【００３３】（第１の実施の形態）まず、本発明の第１
の実施の形態について図１（ａ）および図１（ｂ）を用
いて説明する。第１の実施の形態は、ｐｎ接合ダイオー
ドをトレンチ（溝）構造で形成することに特徴がある。
図１（ａ）は、第１の実施の形態に基づくｐｎ接合ダイ
オードの平面形状を示したものである。矩形状のｐ型不
純物拡散層５０ａとｎ型不純物拡散層６０ａを有し、ｐ
ｎ接合部とその周囲がトレンチ２０内に形成されてい
る。

【００３４】図１（ｂ）は、図１（ａ）における一点鎖
線ＡＡ’での切断面を示したものである。同図に示すよ
うに、Ｕ字型のトレンチ２０の内壁にｐ型不純物拡散層
５０ａとｎ型不純物拡散層６０ａが形成されている。こ
のようにトレンチ構造を用いることで、従来基板面方向
に形成されていた各拡散層を深さ方向に形成できるの
で、基板上でのダイオードの占有面積を大幅に縮小する
ことが可能となる。

【００３５】第１の実施の形態に基づくｐｎ接合ダイオ
ードの作製方法を図１（ｂ）を参照しながら、以下簡単
に説明する。まず、ｐ型の半導体基板１０にＲＩＥ（Re
active Ion Etching）法を用いてＵ字型トレンチ２０
を形成する。その後、熱酸化法等を用いて半導体基板１
０表面に酸化膜からなる絶縁膜３０を形成する。

【００３６】絶縁膜３０上にノンドープの多結晶シリコ
ン膜４０をＣＶＤ法を用いて形成する。

【００３７】この後、通常のフォトリソグラフィ工程を
用いて、ｐｎ接合ダイオードを形成領しようとする領域
に開口を有するレジストパターンを形成する。このレジ
ストパターンをマスクとして、イオン注入法を用いて、
例えばｐ型不純物であるホウ素（Ｂ）イオンを注入す
る。このときの条件は、例えばイオン注入エネルギを４
０ｋｅＶ、ドーズ量を８×１０¹³ｃｍ^-2とする。

【００３８】使用したレジストパターンを剥離した後、
再度フォトリソグラフィ工程を用いて、今度はｎ型不純
物拡散層を形成する領域のみに開口を有するレジストパ
ターンを形成する。このレジストパターンをマスクとし
て、イオン注入法を用いて、例えばｎ型不純物である砒
素（Ａｓ）イオンを注入する。このときの条件は例えば
イオン注入エネルギを４０ｋｅＶ、ドーズ量を５×１０
¹⁵ｃｍ^-2とする。この後アニールを行い、イオン注入層
を活性化する。高濃度にｎ型不純物がイオン注入された
領域はｎ型の導電型を示す。なお、ｐｎ接合部周囲の多
結晶シリコン膜５３０は、必要に応じてエッチング除去
するとよい。

【００３９】なお、トレンチの幅が狭い場合は、トレン
チ底部の中央にレジストパターンのエッジを形成するこ
とが困難となる。この場合は、レジストパターンエッジ
をトレンチの開口部入り口にレジストパターンエッジを
形成するとよい。

【００４０】トレンチサイズは特に限定されないが、ト
レンチの深さが深いほど基板表面上のｐｎ接合ダイオー
ドの占有面積の縮小効果が大きい。例えば、現状では幅
１〜２μｍ、深さ３μｍ〜６μｍ程度のトレンチを形成
し、膜厚約５０ｎｍ程度の熱酸化膜を形成し、さらに膜
厚約４００ｎｍ程度の膜厚の多結晶シリコン膜を形成す
ることによりｐｎ接合ダイオードを形成することができ
る。

【００４１】（第２の実施の形態）次に、本発明の第２
の実施の形態について図２（ａ）および図２（ｂ）を用
いて説明する。第２の実施の形態も、上述した第１の実
施の形態の場合と同様にｐｎ接合ダイオードをトレンチ
構造で形成している。

【００４２】図２（ａ）は、第２の実施の形態に基づく
ｐｎ接合ダイオードの平面形状を示したものである。矩
形の平面形状を有するｐ型不純物拡散層５０ｂとｎ型不
純物拡散層６０ｂから形成されている。なお、第１の実
施の形態と異なり、ここではトレンチを横断するように
ｐｎ接合部が形成されている。

【００４３】図２（ｂ）は、図２（ａ）における一点鎖
線ＢＢ’での切断面を示したものである。同図に示すよ
うに、ｐ型不純物拡散層５０ｂは、Ｕ字型トレンチ２０
に沿って同様なＵ字状に形成されている。ｎ型不純物拡
散層６０ｂもｐ型不純物拡散層５０ｂと同様なＵ字状の
拡散層を形成する。これに伴い、ｐｎ接合部の断面もＵ
字状に形成される。

【００４４】トレンチの深さをｄとすると、図７（ａ）
に示すような従来のｐｎ接合ダイオードと同一の基板上
占有面積を有する第２の実施の形態におけるｐｎ接合ダ
イオードでは、ｐｎ接合部の実効的な長さを２ｄ分長く
できる。これに伴い当然ｐｎ接合部面積も広がる。

【００４５】なお、第２の実施の形態におけるｐｎ接合
ダイオードは、上述した第１の実施の形態における製造
方法を用いて作製することが可能である。

【００４６】（第３の実施の形態）本発明の第３の実施
の形態について図３（ａ）〜図４を用いて説明する。第
３の実施の形態も、上述した第１、第２の実施の形態の
場合と同様にトレンチ構造を有するｐｎ接合ダイオード
であるが、特にｐｎ接合ダイオードが複数形成された多
段構造を有するものであり、構造とその作製方法に特徴
を有する。

【００４７】双方向のｎｐｎｐｎ接合ダイオードを例に
とり、以下に第３の実施の形態における製造方法とその
構造について説明する。

【００４８】まず、図３（ａ）〜図３（ｃ）を参照し
て、製造方法について説明する。図３（ａ）に示すよう
に、ｐ型の半導体基板１０にＲＩＥ法を用いてＵ字型ト
レンチ２０を形成する。その後、熱酸化法等を用いて半
導体基板１０表面に酸化膜からなる絶縁膜３０を形成す
る。

【００４９】図３（ｂ）に示すように、ＣＶＤ法を用い
て絶縁膜３０上にｐ型不純物がドープされた多結晶シリ
コン膜５０ｃを形成する。

【００５０】次に、図３（ｃ）に示すように、トレンチ
２０の近傍には特にレジストマスク等を形成することな
く、基板表面に対し、例えばリン（Ｐ）やヒ素（Ａｓ）
等のｎ型不純物イオンを高濃度にイオン注入する。

【００５１】同図に示すように、基板表面に対し、ほぼ
垂直な角度からイオン注入を行うと、トレンチ２０の側
壁部を除く多結晶シリコン膜に選択的にｎ型不純物がイ
オン注入されることになる。即ち、基板表面の多結晶シ
リコン層がマスクとなり、トレンチ側壁部はイオン注入
は行われず、ｐ型のシリコン多結晶層がそのまま残り、
それ以外の基板表面層およびトレンチの底部にｎ型不純
物イオン注入層６０Ｃ１〜６０Ｃ３が形成される。

【００５２】その後、通常の熱アニール工程を経ると、
イオン注入層は活性化され、不純物拡散層となり、結果
的にトレンチ２０およびその周囲を含む領域に双方向の
ｎｐｎｐｎ型接合ダイオードが形成できる。

【００５３】このように、上述のような製造方法を用い
れば、レジストパターンを形成することなく、トレンチ
形状そのもののマスク効果により、トレンチ内にｐｎｐ
の接合を形成することが可能となり、多段型ｐｎ接合ダ
イオードの製造工程を簡略化できる。

【００５４】図４は、上述の多段型ｐｎ接合ダイオード
の製造方法を応用して、２つのトレンチ２０ａ、２０ｂ
を用いてより接合段数の多いｐｎ接合ダイオードを形成
した例である。このように、双方向の多段型ｐｎ接合ダ
イオードを作製する場合は、トレンチ構造を用いること
による占有面積を縮小させることが可能であるととも
に、製造工程も簡略化できることから、そのメリットは
大きい。

【００５５】（第４の実施の形態）本発明の第４の実施
の形態について、図５〜図６（ｄ）を参照して説明す
る。図５は、上述した第４の実施の形態における双方向
多段型ｐｎ接合ダイオードであるツェナーダイオードを
ゲートの耐圧保護素子として用いたＩＧＢＴ素子を有す
る半導体装置の構造例を示す装置の一部断面図である。

【００５６】同図に示すように、ここでは特にＵ字型ト
レンチ構造を有するＩＧＢＴ素子例を示している。コレ
クタ電極（Ｃ）に接続されているｐ⁺型単結晶半導体基
板１００上にｎ^-型エピタキシャル層１１０が形成され
ており、さらにこの上にｐ型ベース層１２０が形成され
ている。同図中左側に示すトレンチ１４０の内側には、
ゲート酸化膜１６０を介してｐ型多結晶シリコン１７０
で形成されたゲート電極が設けられている。トレンチ１
４０の両側左右の基板表面層には、ｎ⁺型エミッタ領域
１３０が形成されている。このＵ字型トレンチ構造を有
するＩＧＢＴ素子では、トレンチ１４０の表面に沿って
ｎ⁺型エミッタ領域１３０とｎ^-型エピタキシャル層１１
０間に電子のチャネルが形成される。

【００５７】一方、図５中右側には、図３（ｃ）に示し
たものと同様なトレンチ構造を有する双方向ｎｐｎｐｎ
型ツェナーダイオードが形成されている。ツェナーダイ
オードーの一方の端部に相当するｎ型不純物拡散層１９
０ａは、電気的にｎ⁺型エミッタ領域１３０に接続され
ており、ツェナーダイオードの他方の端部に相当するｎ
型不純物拡散層１９０ｃは、電気的にゲート電極に接続
されている。

【００５８】ツェナーダイオードのツェナー電圧をＩＧ
ＢＴ素子の耐ゲート電圧より低い電圧値に設定しておけ
ば、ＩＧＢＴ素子の耐ゲート電圧値を越える電圧がかか
るような場合には、接続されたツェナーダイオードの方
に電流が流れ込むため、ＩＧＢＴ素子に直接負荷がかか
ることがない。

【００５９】ツェナーダイオードを構成するｐｎ接合ダ
イオードの段数は、作製するＩＧＢＴ素子のゲート耐電
圧値に依存する。

【００６０】図６（ａ）〜図６（ｄ）を参照して、上述
するツェナーダイオードとＩＧＢＴ素子を備えた半導体
装置の製造方法について簡単に説明する。

【００６１】まず、図６（ａ）に示すように、ボロン
（Ｂ）がドープされた単結晶のｐ⁺型シリコン基板１０
０上に気相成長法を用いて、膜厚約７０μｍのｎ^-型エ
ピタキシャル層１１０を形成する。気相成長の条件とし
ては、例えば減圧下で基板温度を１２００℃程度とし、
反応ガスとしてモノシラン（ＳｉＨ₄）ガス、ドーピン
グガスとしてホスフィン（ＰＨ₃）を用いる。

【００６２】次にイオン注入法を用いて、エピタキシャ
ル層２１の表面全面に、ボロン（Ｂ）イオンを注入す
る。注入条件は、例えばイオン注入エネルギを４０〜５
０ｋｅＶ、ドーズ量を１０¹³〜１０¹⁴／ｃｍ²とする。
注入後、基板温度１１００〜１２００℃で約１〜２時間
基板をアニールし、注入したＢイオンを活性化し、深さ
約２μｍのｐ型ベース領域２２を形成する。

【００６３】基板表面にレジストを塗布し、フォトリソ
グラフィ工程を用いて、レジストパターンを形成する。
このレジストパターンを注入マスクとし、イオン注入法
を用いて砒素（Ａｓ）イオンを基板面に注入する。この
時のイオン注入条件は、例えばイオン注入エネルギを３
０〜４０ｋｅＶ、ドーズ量を約１０¹⁵／ｃｍ²とする。
この後基板温度約９００〜１０００℃で、約１０〜２０
分間、基板のアニールを行い、注入イオンを活性化し、
深さ約０．５μｍのｎ⁺型ソース領域１３０を形成す
る。

【００６４】次に、図６（ｂ）に示すように、ｎ⁺型ソ
ース領域１３０表面からｐ型ベース領域２２を貫いてｎ
^-型エピタキシャル層１１０に達するトレンチ１４０お
よび１５０を形成する。トレンチの形成には、反応性イ
オンエッチング（ＲＩＥ）法を用いるとよい。エッチン
グガスとして、例えばフレオン（ＣＦ₄）ガス等を用い
るとよい。同図に示すようにトレンチ１４０とトレンチ
１５０の溝深さを揃えておれば、同一工程でエッチング
を行うことができる。

【００６５】基板表面および、トレンチ１４０、１５０
の内表面を熱酸化し、表面に膜厚約５０〜１００ｎｍの
ゲート酸化膜１６０を形成する。

【００６６】図６（ｃ）に示すように、減圧ＣＶＤ法を
用いて、基板表面に膜厚約４００〜５００ｎｍのボロン
（Ｂ）がドープされた多結晶シリコン１７０を形成す
る。このときトレンチ１４０内は多結晶シリコン１７０
で埋め込まれ、トレンチ１５０内には、中央に溝が残る
ようにそれぞれのトレンチ幅を設定することが好まし
い。

【００６７】図６（ｄ）に示すように、通常のフォトリ
ソグラフィ工程を用いて基板表面にレジストパターン２
００を形成する。同図に示すように、このレジストパタ
ーン２００をマスクとし、上述した第３の実施の形態に
示した作製方法と同様な方法で、ｎ型不純物である砒素
（Ａｓ）イオンをイオン注入する。例えばイオン注入エ
ネルギを４０ｋｅＶ、ドーズ量を５×１０¹⁵／ｃｍ²と
する。不要となったレジストは、剥離する。この後、ア
ニールを行うことでｎｐｎｐｎ型ツェナーダイオードが
形成される。

【００６８】この後、不要なレジストを除去し、さらに
通常のフォトリソグラフィ法を用いて不要部分のｐ型多
結晶シリコンをエッチング除去する。基板表面に層間絶
縁膜を形成し、必要に応じコンタクトホールを形成す
る。層間絶縁膜上にＡｌ等の導電膜を形成し、フォトリ
ソグラフィ法を用いてパターニングを行い、必要な配線
を形成すれば、図５に示すツェナーダイオードとＩＧＢ
Ｔ素子を備えた半導体装置が形成できる。

【００６９】このように、第１〜第３の実施の形態に示
したトレンチ構造を有するｐｎ接合ダイオードを、同様
にトレンチ構造を有するＩＧＢＴ素子と組み合わせる
と、トレンチ作製を同一工程で行うことができるので、
作製工程の負担を軽減することもできる。ＩＧＢＴ素子
のかわりにＭＯＳＦＥＴ素子を用いた場合も同様な効果
を得ることができる。なお、ＭＯＳＦＥＴ素子を用いた
場合は図５における単結晶半導体基板の導電型は、ＩＧ
ＢＴ素子の場合と逆の導電型となる。

【００７０】以上、第１〜第４の実施の形態に説明した
ように、トレンチ構造を有するｐｎ接合ダイオードは、
基板上における占有面積を従来より縮小することができ
るため、装置の小型化に有効である。特に、多段型ｐｎ
接合ダイオードを形成する必要がある場合には、このメ
リットが大きい。さらに、トレンチ形状を利用して第３
の実施の形態に示す方法で、選択的にイオン注入を行え
ば、多段型ｐｎ接合ダイオードを形成する際に必要なフ
ォトリソグラフィ工程を省略することができる。また、
トレンチ構造を有する素子と組み合わせれば、トレンチ
形成工程を共通工程とすることができ、工程上の負担を
軽減することもできる。

【００７１】以上、実施の形態に沿って本発明を説明し
たが、本発明は、これらに制限されるものではない。例
えば、上述した実施の形態においては、ツェナーダイオ
ード等の例について説明しているが、アバランシェダイ
オードその他のｐｎ接合を有するダイオードであれば種
々のものに応用可能である。

【００７２】なお、アバランシェダイオードを形成する
場合は、ツェナーダイオードの場合と異なり、トンネル
効果ではなく、なだれ増幅による効果を用いるため、各
不純物層の濃度を約２×１０¹⁷ｃｍ^-3以下にすることが
必要となる。

【００７３】また、上述の実施例中で示した各半導体層
の導電型は、ｐ型とｎ型が反転した場合であっても同様
な効果を得ることができることはいうまでもない。

【００７４】

【発明の効果】上述するように、本発明によれば、従来
基板面方向に形成されていたｐｎ接合ダイオードがＵ字
型トレンチに沿って、基板の深さ方向にも形成できるの
で、基板上でのｐｎ接合ダイオードの占有面積を縮小す
ることが可能となる。ｐｎ接合ダイオードの基板上にお
ける占有面積の縮小により、半導体装置の小型化を図る
ことができる。

【００７５】また、ｐｎ接合ダイオードのｐｎ接合部
を、上記トレンチを横断するように配置すれば、トレン
チの断面と同様なＵ字型のｐｎ接合部を形成でき、基板
上でのｐｎ接合ダイオードの占有面積に対するｐｎ接合
部の面積を拡大することができる。このようなｐｎ接合
部面積の拡張は、ダイオードの静電破壊特性を改善する
ことができる。

【００７６】また、レジストマスクを用いずに、トレン
チの形状自身のマスク効果により、選択的にイオン注入
を行うことも可能であり、トレンチの底部とトレンチの
開口部表面に第１導電型を有する半導体層を有し、トレ
ンチの内壁部に第２導電型を有する多段型ｐｎ接合ダイ
オードを簡易な工程で形成することもできる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるｐｎ接合ダイ
オードの平面図と断面図である。

【図２】本発明の第２の実施の形態によるｐｎ接合ダイ
オードの平面図と断面図である。

【図３】本発明の第３の実施の形態による多段型ｐｎ接
合ダイオードの平面図と断面図である。

【図４】本発明の第３の実施の形態における別の多段型
ｐｎ接合ダイオードの平面図と断面図である。

【図５】本発明の第４の実施の形態における多段型ｐｎ
接合ダイオードとＩＧＢＴ素子を有する半導体装置の断
面図である。

【図６】本発明の第４の実施の形態における多段型ｐｎ
接合ダイオードとＩＧＢＴ素子を有する半導体装置の製
造方法を説明するための各工程における装置の断面図で
ある。

【図７】従来のｐｎ接合ダイオードの構成例を示す素子
の平面図と断面図である。

【図８】従来のｐｎ接合ダイオードの別の構成例を示す
素子の平面図である。

【図９】ＭＯＳＦＥＴに備える従来の多段型双方向ｐｎ
接合ダイオードの平面図と、回路構成図である。

【符号の説明】

１０・・・ｐ型ベース領域２０・・・トレンチ３０・・・絶縁膜４０・・・ノンドープの多結晶シリコン膜５０・・・ｐ型不純物拡散層６０・・・ｎ型不純物拡散層１００・・・ｐ⁺型単結晶シリコン基板１１０・・・ｎ⁺型エピタキシャル層１２０・・・ｐ型ベース領域１３０・・・ｎ⁺型エミッタ領域１４０、１５０・・・トレンチ１７０・・・多結晶シリコン膜１８０・・・ｐ型不純物拡散層１９０・・・ｎ型不純物拡散層

Claims

【特許請求の範囲】

【請求項１】半導体基板上に絶縁膜を介して形成され
た、薄膜状の一段もしくは多段のｐｎ接合ダイオードを
有する半導体装置において、前記半導体基板が、Ｕ字型断面を有するトレンチを有
し、前記ｐｎ接合ダイオードの少なくとも一部が、前記トレ
ンチの内表面に沿って形成されていることを特徴とする
半導体装置。
【請求項２】前記ｐｎ接合ダイオードが有するｐｎ接
合部が、平面上前記トレンチを横断するように、前記半
導体基板上に配置されていることを特徴とする請求項１
に記載の半導体装置。
【請求項３】前記ｐｎ接合ダイオードが、前記半導体基板上に前記絶縁膜を介して形成された多結
晶シリコン膜にｐ型不純物を拡散して形成されたｐ型半
導体層と、前記多結晶シリコン膜にｎ型不純物を拡散して形成され
たｎ型半導体層とを有することを特徴とする請求項１ま
たは２に記載の半導体装置。
【請求項４】前記ｐｎ接合ダイオードが、前記トレンチの底部および開口部表面に形成された、ｎ
型もしくはｐ型の導電型を有する第１半導体層と、前記トレンチの内側壁部に形成された、前記第１半導体
層とは逆の導電型を有する第２半導体層とを有すること
を特徴とする請求項１または３に記載の半導体装置。
【請求項５】前記ｐｎ接合ダイオードが、ツェナーダ
イオードであることを特徴とする請求項１から４のいず
れか１に記載の半導体装置。
【請求項６】さらに、ＩＧＢＴ素子を有し、前記ｐｎ接合ダイオードが、ｐｎ接合部を偶数有する双
方向ダイオードであり、前記ｐｎ接合ダイオードの一方
の電極が前記ＩＧＢＴ素子のゲート電極に電気的に接続
され、他方の電極が前記ＩＧＢＴ素子のエミッタ電極に
電気的に接続されていることを特徴とする請求項５に記
載の半導体装置。
【請求項７】さらに、ＭＯＳＦＥＴ素子を有し、前記ｐｎ接合ダイオードが、ｐｎ接合部を偶数有する双
方向ダイオードであり、前記ｐｎ接合ダイオードの一方
の電極が前記ＭＯＳＦＥＴ素子のゲート電極に電気的に
接続され、他方の電極が前記ＭＯＳＦＥＴ素子のソース
電極に電気的に接続されていることを特徴とする請求項
５に記載の半導体装置。
【請求項８】前記ＩＧＢＴ素子がトレンチ構造を有す
ることを特徴とする請求項６に記載の半導体装置。
【請求項９】前記ＭＯＳＦＥＴ素子がトレンチ構造を
有することを特徴とする請求項７に記載の半導体装置。
【請求項１０】前記ＩＧＢＴ素子が有するトレンチと
前記ｐｎ接合ダイオードが形成されているトレンチが、
ともに同じ深さを有することを特徴とする半導体装置。
【請求項１１】前記ＭＯＳＦＥＴ素子が有するトレン
チと前記ｐｎ接合ダイオードが形成されているトレンチ
が、ともに同じ深さを有することを特徴とする半導体装
置。
【請求項１２】半導体基板にＵ字型断面を有するトレ
ンチを形成する工程と、前記トレンチの内表面を含む前記半導体基板表面上に絶
縁膜を形成する工程と、前記絶縁膜上にｐ型もしくはｎ型の第１導電型を有する
多結晶シリコン膜を形成する工程と、イオン注入法を用いて、前記第１導電型と逆の導電型で
ある第２導電型を有する不純物イオンを、前記トレンチ
を含む前記半導体基板表面に垂直な方向から注入し、前
記トレンチの底部および開口部表面に第２導電型を有す
る多結晶シリコン膜を形成する工程とを有する半導体装
置の製造方法。