CN112086501A - 具有高静电防护能力的二极管及其形成方法 - Google Patents

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Abstract

一种具有高静电防护能力的二极管及其形成方法，具有高静电防护能力的二极管包含：具有第一导电类型的硅基底层、形成于硅基底层中的多个第一沟槽与多个第二沟槽、多个浅沟槽隔离结构与具有第二导电类型的多晶硅层。浅沟槽隔离结构分别设置于第一沟槽中以填满第一沟槽。多晶硅层共形地形成于第二沟槽的表面上。本揭露透过使用沟槽结构，并在沟槽结构上形成多晶硅层来做为二极管的电极，以提高二极管自身的电流耐受能力。

Description

具有高静电防护能力的二极管及其形成方法
技术领域
本揭露实施例是有关于一种二极管，且特别是有关于一种具有高静电防护能力的二极管及其形成方法。
背景技术
静电对于电子产品的伤害一直是不易解决的问题，尤其是在高频电路的应用中。为了不影响产品的正常工作性能，电路的输入输出接口通常需要静电保护元件以具有较强的电流泄放能力。现今较为常见的高频电路，其输入输出接口的静电保护元件多为二极管。当有静电放电发生时，N型二极管用于泄放从接地端到输入输出接口的正向电流，P型二极管用于泄放输入输出接口到电源端的正向电流。为了提高二极管自身的电流耐受能力从而提高静电防护能力，通常需要增大二极管的面积，然而这种作法对于产品的微小化是不利的。
发明内容
本揭露的目的在于提出一种具有高静电防护能力的二极管，透过使用沟槽结构，并在沟槽结构上形成多晶硅层来做为二极管的电极，以增加P/N界面的接触面积，从而提高二极管自身的电流耐受能力。本揭露能够在不须增加二极管的面积的前提下，即能使二极管具有高静电防护能力。
根据本揭露的上述目的，提出一种具有高静电防护能力的二极管包含：具有第一导电类型的硅基底层、形成于硅基底层中的多个第一沟槽与多个第二沟槽、多个浅沟槽隔离(Shallow Trench Isolation，STI)结构与具有第二导电类型的多晶硅层。浅沟槽隔离结构分别设置于第一沟槽中以填满第一沟槽。多晶硅层共形地形成于第二沟槽的表面上。
在一些实施例中，上述硅基底层还包含具有该第一导电类型的高掺杂区，其中，高掺杂区是夹设于两相邻的浅沟槽隔离结构之间。
在一些实施例中，上述第一沟槽是环绕上述第二沟槽。
在一些实施例中，上述浅沟槽隔离结构用以隔离具有第一导电类型的高掺杂区与具有第二导电类型的多晶硅层。
在一些实施例中，上述第二沟槽于硅基底层的表面上呈矩阵排列。
在一些实施例中，上述第二沟槽于硅基底层的表面上呈环形且共心地排列。
根据本揭露的上述目的，另提出一种具有高静电防护能力的二极管的形成方法，包含：蚀刻具有第一导电类型的硅基底层，以形成多个第一沟槽与多个第二沟槽于具有第一导电类型的硅基底层中；以介电材料填充第一沟槽，以于第一沟槽中分别形成多个浅沟槽隔离结构；以及沉积多晶硅材料于第二沟槽的表面上，以于第二沟槽的表面上共形地形成多晶硅层。
在一些实施例中，上述多晶硅材料为具有第二导电类型的多晶硅材料，以使得多晶硅层成为具有第二导电类型的多晶硅层。
在一些实施例中，上述具有高静电防护能力的二极管的形成方法，还包含：对多晶硅层进行离子布植(Ion Implantation)处理，来对多晶硅层进行掺杂，以使得多晶硅层成为具有第二导电类型的多晶硅层。
在一些实施例中，上述具有高静电防护能力的二极管的形成方法，还包含：对该硅基底层进行离子布植处理，以于两相邻的浅沟槽隔离结构之间形成具有第一导电类型的高掺杂区。
在一些实施例中，上述第一沟槽是环绕上述第二沟槽。
在一些实施例中，上述浅沟槽隔离结构用以隔离具有第一导电类型的高掺杂区与多晶硅层。
在一些实施例中，上述第二沟槽于硅基底层的表面上呈矩阵排列。
在一些实施例中，上述第二沟槽于硅基底层的表面上呈环形且共心地排列。
为让本揭露的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
从以下结合所附附图所做的详细描述，可对本揭露的态样有更佳的了解。需注意的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为了使讨论更为清楚，各特征的尺寸都可任意地增加或减少。
图1A是绘示其中一种已知二极管的结构剖视示意图；
图1B是绘示其中一种已知二极管的结构上视示意图；
图2是根据本揭露的实施例的二极管的结构剖视示意图；
图3是根据本揭露的实施例的二极管的形成方法的流程图；
图4A-图4E是根据本揭露的实施例的二极管的形成方法的步骤示意图；
图5是根据本揭露的第一实施例的二极管的结构上视示意图；
图6是根据本揭露的第二实施例的二极管的结构上视示意图；
图7是根据本揭露的实施例的二极管的完整器件的结构剖视示意图。
【符号说明】
100、200：二极管
110、210：硅基底层
120、220：浅沟槽隔离结构
130：硅层
140、240：高掺杂区
210a：第一沟槽
210b：第二沟槽
230、250：多晶硅层
230a：上部
230b：沟槽区域
260：光阻
270：导体柱
280：电极层
290：间隙物
300：形成方法
310、320、330、340：步骤
具体实施方式
以下仔细讨论本发明的实施例。然而，可以理解的是，实施例提供许多可应用的概念，其可实施于各式各样的特定内容中。所讨论、揭示的实施例仅供说明，并非用以限定本发明的范围。另外，关于本文中所使用的“第一”、“第二”、…等，并非特别指次序或顺位的意思，其仅为了区别以相同技术用语描述的元件或操作。
图1A是绘示其中一种已知二极管100的结构剖视示意图，图1B是绘示其中一种已知二极管100的结构上视示意图。已知二极管100包含：硅基底层110、多个浅沟槽隔离(Shallow Trench Isolation，STI)结构120、硅层130与高掺杂区140。硅基底层110具有第一导电类型，第一导电类型例如为P型，亦即硅基底层110为P型硅基底层。多个浅沟槽隔离(Shallow Trench Isolation，STI)结构120形成于硅基底层110之上，且如图1B所示，浅沟槽隔离结构120于硅基底层110之上呈环形且共心地排列。硅层130形成于硅基底层110之上且设置于最内环的浅沟槽隔离结构120内，如图1B所示。硅层130具有第二导电类型，第二导电类型例如为N型，亦即硅层130为N型硅层。高掺杂区140形成于硅基底层110之上且设置于两相邻的浅沟槽隔离结构120之间而同样呈现环形设置，如图1B所示。高掺杂区140具有第一导电类型且掺杂浓度高于硅基底层110，亦即高掺杂区140为P型高掺杂区(P+dopedregion)。
对于已知二极管100而言，P/N界面的接触面积相当于硅层130与硅基底层110的交界处的面积，因此，为了提高已知二极管100自身的电流耐受能力从而提高静电防护能力，通常需要增大已知二极管100的面积，然而这种作法对于产品的微小化是不利的。本揭露的目的在于提出一种具有高静电防护能力的二极管200，用以改善上述已知二极管100的不足之处。
图2是根据本揭露的实施例的二极管200的结构剖视示意图。二极管200包含：硅基底层210、多个浅沟槽隔离结构220、多晶硅层230与高掺杂区240。硅基底层210具有第一导电类型，在本揭露的实施例中，第一导电类型例如为P型，亦即硅基底层210为P型硅基底层，然而本揭露不限于此，第一导电类型也可以例如为N型，亦即硅基底层210为N型硅基底层。多晶硅层230具有第二导电类型，且第二导电类型相异于第一导电类型，换言之，当第一导电类型为P型，则第二导电类型为N型，亦即多晶硅层230为N型多晶硅层；当第一导电类型为N型，则第二导电类型为P型，亦即多晶硅层230为P型多晶硅层。高掺杂区240具有第一导电类型且掺杂浓度高于硅基底层210，当第一导电类型为P型，则高掺杂区240为P型高掺杂区(P+doped region)；当第一导电类型为N型，则高掺杂区240为N型高掺杂区(N+dopedregion)。值得一提的是，图2中所示的浅沟槽隔离结构220与高掺杂区240的数量仅为例示，本揭露不限于此。关于二极管200的结构细节将于以下进一步说明。
应注意的是，如图2所示，二极管200的P/N界面的接触面积相当于多晶硅层230与硅基底层210的交界处的面积，相对于已知二极管100，二极管200的P/N界面的接触面积明显增加，因此二极管200自身的电流耐受能力是优于已知二极管100，换言之，对于相同面积的已知二极管100与二极管200而言，二极管200的静电防护能力是优于已知二极管100。就另一角度而言，由于二极管200具有较佳的静电防护能力，因此在保证静电防护能力不变的条件下，二极管200的面积能够小于已知二极管100，从而能够缩小包含二极管200的产品的面积。
图3是根据本揭露的实施例的二极管200的形成方法300的流程图。图4A至图4E是根据本揭露的实施例的二极管200的形成方法的步骤示意图。二极管200的形成方法300包含步骤310：于硅基底层210之上设置图案化的硬式罩幕层(图未示)作为罩幕，透过蚀刻制程来蚀刻具有第一导电类型的硅基底层210，以于具有第一导电类型的硅基底层210中形成多个第一沟槽210a与多个第二沟槽210b，如图4A所示。在本揭露的实施例中，第一沟槽210a与第二沟槽210b的深度约为0.7微米(μm)，但本揭露不限于此。值得一提的是，图4A中所示的第一沟槽210a与第二沟槽210b的数量仅为例示，本揭露不限于此。
在步骤310之后，进行步骤320：以介电材料填充第一沟槽210a，以于第一沟槽210a中分别形成多个浅沟槽隔离结构220，如图4B所示，浅沟槽隔离结构220是填满第一沟槽210a。在本揭露的实施例中，介电材料的形成方法可为可流动式化学气相沉积法(FlowableChemical Vapor Deposition，FCVD)、旋转涂布法(spin-on coating)、化学气相沉积法(Chemical Vapor Deposition，CVD)、原子层沉积法(Atomic Layer Deposition，ALD)、高密度电浆化学气相沉积法(High-Density Plasma Chemical Vapor Deposition，HDPCVD)、低压化学气相沉积法(Low-Pressure Chemical Vapor Deposition，LPCVD)及其他相似的方法。应注意的是，在实际制作过程中，会先以介电材料填充第一沟槽210a与第二沟槽210b，再接着透过蚀刻制程来移除形成于第二沟槽210b中的介电材料。
在步骤320之后，进行步骤330：沉积多晶硅材料于第二沟槽210b的表面上，以于第二沟槽210b的表面上共形地形成多晶硅层250，如图4C所示。值得一提的是，多晶硅层250还形成于浅沟槽隔离结构220与硅基底层210的表面上。在本揭露的实施例中，沉积多晶硅材料的方法可例如为化学气相沉积法(CVD)。
在步骤330之后，通过蚀刻制程来移除形成于浅沟槽隔离结构220与硅基底层210的表面上的多晶硅层250，来实现多晶硅层230，如图4D所示。换言之，多晶硅层230共形地形成于第二沟槽210b的表面上。
如先前所述，多晶硅层230具有第二导电类型。在本揭露的一些实施例中，可使得步骤330的多晶硅材料为具有第二导电类型的多晶硅材料，如此一来，经由前述步骤，则多晶硅层230即会因此具有第二导电类型。在本揭露的其他实施例中，若步骤330的多晶硅材料为未被掺杂，则可再进一步地对多晶硅层230进行离子布植(Ion Implantation)处理，来对多晶硅层230进行掺杂，以使得多晶硅层230成为具有第二导电类型的多晶硅层230。在进行所述的离子布植处理时，如图4E所示，还会先于浅沟槽隔离结构220与硅基底层210的表面上形成光阻260，再接着进行离子布植处理，以确保浅沟槽隔离结构220与硅基底层210不会被掺杂。值得一提的是，若第二导电类型为N型，则离子布植处理是布植五价离子；若第二导电类型为P型，则离子布植处理是布植三价离子。
在多晶硅层230形成之后，进行步骤340：对夹设于两相邻的浅沟槽隔离结构220之间的硅基底层210的部分进行离子布植处理，以于两相邻的浅沟槽隔离结构220之间形成具有第一导电类型的高掺杂区240，如图2所示。
值得一提的是，上述的二极管200的形成方法300的步骤皆能对应至已知的二极管的形成方法的步骤。换言之，本揭露的二极管200的形成方法300不需要增加其他的工艺步骤。进一步而言，在正常的积体电路(integrated circuit，IC)制造流程中有浅沟槽隔离(STI)步骤的都可以用以实现第一沟槽210a与第二沟槽210b。此外，多晶硅层230也不需要增加其他的工艺步骤，可藉助正常的IC制造流程中的多晶栅极(POLY GATE)步骤来沉积多晶材料，多晶硅层230的掺杂方式可根据具体的制程来确定，如果制程兼容N型多晶硅沉积或P型多晶硅沉积，则不用增加新的掺杂步骤，若制程不兼容N型多晶硅沉积或P型多晶硅沉积，则可在后续的步骤中通过离子布植处理，来对多晶硅层230进行掺杂，以使得多晶硅层230成为具有第二导电类型的多晶硅层230。
图5是根据本揭露的第一实施例的二极管200的结构上视示意图。由图5可知，相应于浅沟槽隔离结构220的第一沟槽210a是环绕相应于多晶硅层230的第二沟槽210b，且浅沟槽隔离结构220是用以隔离具有第一导电类型的高掺杂区240与具有第二导电类型的多晶硅层230。请一并参照图2与图5，多晶硅层230包含上部230a与沟槽区域230b，上部230a相应于第二沟槽210b的顶面，沟槽区域230b相应于第二沟槽210b的底面与侧壁。由图5可知，相应于第二沟槽210b的多晶硅层230的沟槽区域230b于硅基底层210的表面上呈矩阵排列。值得一提的是，图5中所示的矩阵排列方式仅为例示，本揭露不限于此。
图6是根据本揭露的第二实施例的二极管200的结构上视示意图。由图6可知，相应于浅沟槽隔离结构220的第一沟槽210a是环绕相应于多晶硅层230的第二沟槽210b，且浅沟槽隔离结构220是用以隔离具有第一导电类型的高掺杂区240与具有第二导电类型的多晶硅层230。由图6可知，相应于第二沟槽210b的多晶硅层230的沟槽区域230b于硅基底层210的表面上呈环形且共心地排列。
图7是根据本揭露的实施例的二极管200的完整器件的结构剖视示意图。二极管200的完整器件包含导体柱270、电极层280与间隙物290，导体柱270形成于高掺杂区240与多晶硅层230之上，电极层280形成于导体柱270之上，间隙物290形成于导体柱270的两侧。其中，导体柱270用以电性连接高掺杂区240与电极层280和/或用以电性连接多晶硅层230与电极层280。在本揭露的实施例中，间隙物290是以四乙氧基硅烷(tetraethoxysilane，TEOS)和/或高密度电浆(High density plasma，HDP)填充而成，但本揭露不限于此。
综合上述，本揭露提出一种具有高静电防护能力的二极管200，透过使用沟槽结构(第二沟槽210b)，并在沟槽结构上形成多晶硅层230来做为二极管的电极，以增加P/N界面的接触面积，从而提高二极管200自身的电流耐受能力。本揭露能够在不须增加二极管的面积的前提下，即能使二极管具有高静电防护能力。
以上概述了数个实施例的特征，因此熟悉此技艺者可以更了解本揭露的态样。熟悉此技艺者应了解到，其可轻易地把本揭露当作基础来设计或修改其他的制程与结构，借此实现和在此所介绍的这些实施例相同的目标及/或达到相同的优点。熟悉此技艺者也应可明白，这些等效的建构并未脱离本揭露的精神与范围，并且他们可以在不脱离本揭露精神与范围的前提下做各种的改变、替换与变动。

Claims (14)

1.一种具有高静电防护能力的二极管，其特征在于，包含：
具有一第一导电类型的一硅基底层；
多个第一沟槽与多个第二沟槽，形成于该硅基底层中；
多个浅沟槽隔离(Shallow Trench Isolation，STI)结构，分别设置于所述多个第一沟槽中以填满所述多个第一沟槽；以及
具有一第二导电类型的一多晶硅层，共形地形成于所述多个第二沟槽的一表面上。
2.根据权利要求1所述的具有高静电防护能力的二极管，其特征在于，其中该硅基底层还包含具有该第一导电类型的一高掺杂区，其中该高掺杂区是夹设于两相邻的所述多个浅沟槽隔离结构之间。
3.根据权利要求1所述的具有高静电防护能力的二极管，其特征在于，其中所述多个第一沟槽是环绕所述多个第二沟槽。
4.根据权利要求2所述的具有高静电防护能力的二极管，其特征在于，其中所述多个浅沟槽隔离结构用以隔离具有该第一导电类型的该高掺杂区与具有该第二导电类型的该多晶硅层。
5.根据权利要求1所述的具有高静电防护能力的二极管，其特征在于，其中所述多个第二沟槽于该硅基底层的表面上呈矩阵排列。
6.根据权利要求1所述的具有高静电防护能力的二极管，其特征在于，其中所述多个第二沟槽于该硅基底层的表面上呈环形且共心地排列。
7.一种具有高静电防护能力的二极管的形成方法，其特征在于，包含：
蚀刻具有一第一导电类型的一硅基底层，以形成多个第一沟槽与多个第二沟槽于具有该第一导电类型的该硅基底层中；
以一介电材料填充所述多个第一沟槽，以于所述多个第一沟槽中分别形成多个浅沟槽隔离结构；以及
沉积一多晶硅材料于所述多个第二沟槽的一表面上，以于所述多个第二沟槽的该表面上共形地形成一多晶硅层。
8.根据权利要求7所述的具有高静电防护能力的二极管的形成方法，其特征在于，其中该多晶硅材料为具有一第二导电类型的该多晶硅材料，以使得该多晶硅层成为具有该第二导电类型的该多晶硅层。
9.根据权利要求7所述的具有高静电防护能力的二极管的形成方法，其特征在于，还包含：
对该多晶硅层进行一离子布植(Ion Implantation)处理，来对该多晶硅层进行掺杂，以使得该多晶硅层成为具有一第二导电类型的该多晶硅层。
10.根据权利要求7所述的具有高静电防护能力的二极管的形成方法，其特征在于，还包含：
对该硅基底层进行一离子布植处理，以于两相邻的所述多个浅沟槽隔离结构之间形成具有该第一导电类型的一高掺杂区。
11.根据权利要求7所述的具有高静电防护能力的二极管的形成方法，其特征在于，其中所述多个第一沟槽是环绕所述多个第二沟槽。
12.根据权利要求10所述的具有高静电防护能力的二极管的形成方法，其特征在于，其中所述多个浅沟槽隔离结构用以隔离具有该第一导电类型的该高掺杂区与该多晶硅层。
13.根据权利要求7所述的具有高静电防护能力的二极管的形成方法，其特征在于，其中所述多个第二沟槽于该硅基底层的表面上呈矩阵排列。
14.根据权利要求7所述的具有高静电防护能力的二极管的形成方法，其特征在于，其中所述多个第二沟槽于该硅基底层的表面上呈环形且共心地排列。
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