KR102635376B1 - 수직 확산판을 갖는 커패시터 구조 - Google Patents

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Abstract

커패시터 구조는 반도체 기판, 반도체 기판에서의 제1 수직 확산판, 반도체 기판에 있으며 제1 수직 확산판을 둘러싸는 제1 STI 구조, 반도체 기판에 있으며 제1 STI 구조를 둘러싸는 제2 수직 확산판, 및 반도체 기판에서의 이온 웰을 포함한다. 이온 웰은 제1 수직 확산판, 제1 STI 구조 및 제2 수직 확산판 바로 아래에 배치된다. 제2 수직 확산판은 커패시터 구조의 애노드에 전기적으로 결합된다. 제1 수직 확산판은 커패시터 구조의 캐소드에 전기적으로 결합된다.

Description

수직 확산판을 갖는 커패시터 구조
본 개시는 일반적으로 반도체 기술 분야에 관한 것으로, 더욱 상세하게 말하자면, 실리콘 기판에 수직으로 배열된 확산판(diffusion plate)을 갖는 커패시터 구조에 관한 것이다.
당업계에 알려진 바와 같이, 3D NAND는 메모리 셀을 수직으로 적층(stack)하여 용량(capacity)을 증가시켜 기가바이트 당 저장 밀도를 높이고 비용을 낮추는 플래시 메모리 기술이다.
3D NAND 기술에서, 메모리 셀은 고전압에서 작동하며, 전압 부스팅(voltage boosting)을 구현하기 위해 커패시터가 요구된다. 일반적으로 MOS 커패시터, MOM 커패시터 또는 폴리-대-폴리(poly-to-poly) 커패시터는 3D NAND 칩 회로에 사용된다.
3D NAND 기술이 고밀도 및 고용량, 특히 64층(layer)에서 128층 방식으로 이동함에 따라, 디바이스 수와 트레이스(trace) 수가 크게 증가한 반면, 칩의 에어리어(area)는 본질적으로 변경되지 않는다. 그 결과, 실리콘 웨이퍼 및 백엔드 라우팅(back-end routing)을 위한 공간이 점점 더 작아지고 있다. 기존의 MOS 커패시터 또는 MOM 커패시터는 일반적으로 백엔드 단계에서 큰 칩 에어리어나 금속 트레이스 에어리어를 필요로 하며, 큰 에어리어의 MOS 커패시터는 TDDB(Time-dependent Dielectric Breakdown) 문제를 일으킬 수 있다.
따라서, 회로 요건(requirement)을 충족시키기 위한 신규 커패시터 구조가 당업계에 여전히 필요하며, 동시에 너무 많은 공간을 차지할 필요가 없다.
본 개시의 하나의 목적은 전술한 종래 기술의 단점 및 결점을 해결할 수 있는, 실리콘 기판에 수직으로 배열된 확산판을 갖는 커패시터 구조를 제공하는 것이다.
본 개시의 일 측면은 커패시터 구조를 제공하며, 상기 커패시터 구조는, 제1 도전형의 반도체 기판, 상기 반도체 기판에 배치된 제1 도전형의 제1 수직 확산판, 상기 반도체 기판에 배치된 제1 STI(shallow trench isolation) 구조 - 상기 제1 STI 구조는 상기 제1 수직 확산판을 둘러쌈 -, 상기 반도체 기판에 배치된 제1 도전형의 제2 수직 확산판 - 상기 제2 수직 확산판은 상기 제1 STI 구조를 둘러쌈 -, 및 상기 반도체 기판에 배치된 제2 도전형의 이온 웰(ion well)을 포함한다. 상기 이온 웰은 상기 제1 수직 확산판, 상기 제1 STI 구조 및 상기 제2 수직 확산판 바로 아래에 배치된다.
일부 실시 예에 따르면, 상기 제1 도전형은 P형이고 상기 제2 도전형은 N형이다.
일부 실시 예에 따르면, 상기 이온 웰은 상기 제1 수직 확산판을 상기 제2 수직 확산판으로부터 격리시킨다(isolate).
일부 실시 예에 따르면, 상기 제1 수직 확산판은 제1 전압에 전기적으로 결합되고(coupled), 상기 제2 수직 확산판은 제2 전압에 전기적으로 결합되며, 상기 제2 전압은 상기 제1 전압보다 높다.
일부 실시 예에 따르면, 상기 커패시터는, 상기 제1 수직 확산판과 상기 제2 수직 확산판 사이에서 커패시터 유전체층으로 작용하는 상기 제1 STI 구조와 함께 상기 제1 수직 확산판과 상기 제2 수직 확산판 사이에 형성된다.
일부 실시 예에 따르면, 상기 커패시터 구조는 상기 제1 수직 확산판의 표면에 배치된 제1 도전형의 제1 고농도로 도핑된 영역(heavily doped region), 및 상기 제2 수직 확산판의 표면에 배치된 제1 도전형의 제2 고농도로 도핑된 영역을 더 포함한다.
일부 실시 예에 따르면, 상기 커패시터 구조는 상기 반도체 기판에 배치된 제2 STI(shallow trench isolation) 구조를 더 포함하고, 상기 제2 STI 구조는 상기 제2 수직 확산판, 상기 제1 STI 구조 및 상기 제1 수직 확산판을 둘러싼다.
일부 실시 예에 따르면, 상기 제2 STI 구조, 상기 제2 수직 확산판, 상기 제1 STI 구조는 상기 제1 수직 확산판과 동심으로(concentrically) 배열된다.
일부 실시 예에 따르면, 상기 제1 수직 확산판 및 상기 제2 수직 확산판은 상기 제1 STI 구조와 상기 제2 STI 구조에 의해 정의되고 격리된 실리콘 활성 에어리어이다.
일부 실시 예에 따르면, 상기 커패시터 구조는 상기 제1 STI 구조의 상단 표면(top surface) 또는 상기 제2 STI 구조의 상단 표면 바로 위에 수동 소자(passive element)를 더 포함한다.
일부 실시 예에 따르면, 수동 소자는 저항(resistor)을 포함한다. 일부 실시 예에 따르면, 수동 소자는 폴리실리콘을 포함한다.
일부 실시 예에 따르면, 상기 커패시터 구조는 상기 제2 STI 구조, 상기 제2 수직 확산판, 상기 제1 STI 구조 및 상기 제1 수직 확산판을 둘러싸는 제3 수직 확산판; 그리고 상기 제3 수직 확산판, 상기 제2 STI 구조, 상기 제2 수직 확산판, 상기 제1 STI 구조 및 상기 제1 수직 확산판을 둘러싸는 제3 STI(shallow trench isolation) 구조를 더 포함한다.
일부 실시 예에 따르면, 상기 커패시터 구조는 상기 제3 STI 구조, 상기 제3 수직 확산판, 상기 제2 STI 구조, 상기 제2 수직 확산판, 상기 제1 STI 구조 및 상기 제1 수직 확산판을 둘러싸는 제4 수직 확산판; 그리고 상기 제4 수직 확산판, 상기 제3 STI 구조, 상기 제3 수직 확산판, 상기 제2 STI 구조, 상기 제2 수직 확산판, 상기 제1 STI 구조 및 상기 제1 수직 확산판을 둘러싸는 제4 STI(shallow trench isolation) 구조를 더 포함한다. .
일부 실시 예에 따르면, 상기 제2 수직 확산판, 상기 제4 수직 확산판 및 상기 이온 웰은 애노드(anode)에 전기적으로 결합되고, 상기 제1 수직 확산판 및 상기 제3 수직 확산판은 캐소드(cathode)에 전기적으로 결합된다.
일부 실시 예에 따르면, 상기 이온 웰은 상기 제4 STI 구조를 둘러싸는 환형 수직 부분(annular vertical portion)을 포함한다.
일부 실시 예에 따르면, 상기 반도체 기판은 실리콘 기판이다.
본 개시의 또 다른 측면은 커패시터 구조를 제공하며, 상기 커패시터 구조는, 제1 도전형의 반도체 기판, 상기 반도체 기판에 배치된 제1 도전형의 제1 수직 확산판, 상기 반도체 기판에 배치된 제1 STI(shallow trench isolation) 구조 - 상기 제1 STI 구조는 상기 제1 수직 확산판을 둘러쌈 -, 상기 반도체 기판에 배치된 제1 도전형의 제2 수직 확산판 - 상기 제2 수직 확산판은 상기 제1 STI 구조를 둘러쌈 -, 및 상기 반도체 기판에 배치된 제2 도전형의 이온 웰을 포함한다. 상기 이온 웰은 상기 제1 수직 확산판, 상기 제1 STI 구조 및 상기 제2 수직 확산판 바로 아래에 배치된다. 상기 제2 수직 확산판은 상기 커패시터 구조의 애노드에 전기적으로 결합된다. 상기 제1 수직 확산판은 상기 커패시터 구조의 캐소드에 전기적으로 결합된다.
일부 실시 예에 따르면, 상기 커패시터 구조는 상기 반도체 기판에 배치된 제2 STI(shallow trench isolation) 구조를 더 포함하고, 상기 제2 STI 구조는 상기 제2 수직 확산판, 상기 제1 STI 구조 및 상기 제1 수직 확산판을 둘러싼다.
일부 실시 예에 따르면, 상기 제2 STI 구조, 상기 제2 수직 확산판, 상기 제1 STI 구조는 상기 제1 수직 확산판과 동심으로 배열된다.
본 발명의 이러한 목적 및 다른 목적은 다양한 도면 및 도면에 예시된 바람직한 실시 예의 다음의 상세한 설명을 읽은 후에 당업자에게 의심의 여지가 없을 것이다.
본 명세서에 통합되고 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시 예들을 예시하고, 설명과 함께, 본 개시의 원리를 설명하고 관련 기술 분야의 당업자가 본 개시를 만들고 사용할 수 있게 한다.
도 1은 발명의 일 실시 예에 따른 반도체 기판에 제조된 커패시터 구조의 예시적인 레이아웃 구조를 도시하는 개략도이다.
도 2는 도 1의 I-I' 라인을 따라 취한 개략적인 단면도이다.
도 3 내지 도 5는 본 개시의 다른 실시 예에 따른 커패시터 구조를 제조하기 위한 예시적인 방법을 도시하는 개략적인 단면도이다.
본 개시의 실시 예는 첨부된 도면을 참조하여 설명될 것이다.
이제 발명의 예시적인 실시 예를 상세하게 참조할 것이며, 이는 본 개시를 이해하고 구현하고 기술적 효과를 실현하기 위해 첨부된 도면에 도시되어 있다. 다음의 설명은 단지 예로서 만들어졌지만 본 개시를 제한하는 것은 아님을 이해할 수 있다. 본 개시의 다양한 실시 예 및 서로 상충되지 않는 실시 예의 다양한 특징은 다양한 방식으로 조합 및 재배치될 수 있다. 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시에 대한 수정, 등가물 또는 개선이 당업자에게 이해될 수 있고 본 개시의 범위 내에 포함되도록 의도된다.
명세서에서 "일 실시 예(one embodiment)", "실시 예(an embodiment)", "일부(some) 실시 예" 등의 언급은, 설명된 실시 예가 특정한 특징(feature), 구조 또는 특성(characteristic)을 포함할 수 있음을 나타내지만, 모든 실시 예가 특정한 특징, 구조 또는 특성을 반드시 포함하는 것은 아니다. 더욱이, 그러한 문구는 반드시 동일한 실시 예를 지칭하는 것은 아니다.
또한, 특정한 특징, 구조 또는 특성이 실시 예와 관련하여 기술될 때, 명시적으로 기술되었는지에 관계없이 다른 실시 예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 당업자의 지식 내에 있을 것이다.
일반적으로 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 여기서 사용된 용어 "하나 이상"은 문맥에 적어도 부분적으로 의존하여 임의의 특징, 구조 또는 특성을 단수 의미로 설명하는 데 사용될 수 있거나 또는 특징, 구조 또는 특성의 조합을 복수의 의미로 설명하는 데 사용될 수 있다. 유사하게, "하나(a)", "하나(an)" 또는 "상기(the)"와 같은 용어는 문맥에 적어도 부분적으로 의존하여 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다.
본 개시에서 "상(on)", "위에(above)" 및 "위(over)"의 의미는 "상"이 어떤 것의 "바로 위(directly on)"를 의미할 뿐만 아니라 중간 특징이나 그 사이의 층(layer)을 가지는 어떤 것의 "상"의 의미를 포함하며, 그리고 "위에" 또는 "위"는 어떤 것의 "위에" 또는 "위"의 의미를 의미할 뿐만 아니라 중간 특징이나 그 사이의 층을 가지지 않는 어떤 것의 "위에" 또는 "위"(즉, 어떤 것의 바로 위)를 의미하는 것도 포함하도록, 가장 넓은 방식으로 해석되어야 한다는 것을 쉽게 이해해야 한다.
또한, "밑에(beneath)", "아래(below)", "하위(lower)", "위에(above)", "상위(upper)" 등과 같은 공간적으로 상대적인 용어는 여기서 설명의 편의를 위해, 도면에서 예시된 바와 같이 다른 엘리먼트(들) 또는 특징(들)에 대한 하나의 엘리먼트(들) 또는 특징(들)의 관계를 설명하는데 사용될 수 있다.
공간적으로 상대적인 용어는 도면에 묘사된 방향에 추가하여, 사용 또는 작동 중인 디바이스의 상이한 방향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로), 여기에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
여기서 사용되는 용어 "기판(substrate)"은 후속 물질 층(material layer)이 추가되는 물질을 지칭한다. 기판 자체는 패턴화될 수 있다. 기판 위에 추가된 물질은 패턴화되거나 패턴화되지 않은 상태로 유지될 수 있다. 또한, 기판은 실리콘(silicon), 게르마늄(germanium), 갈륨 비소(gallium arsenide), 인듐 인화물(indium phosphide) 등과 같은 다양한 반도체 물질을 포함할 수 있다. 다르게는, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기 비 도전성 물질로 만들어 질 수 있다.
여기에서 사용되는 용어 "층"은 두께를 갖는 영역(region)을 포함하는 물질 부분을 지칭한다. 층은 기저(underlying) 또는 위에서 가로로 놓이는(overlying) 구조(structure)의 전체에 걸쳐 확장될(extend) 수 있거나 기저 또는 위에서 가로로 놓이는 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조(continuous structure)의 두께보다 작은 두께를 갖는 균질(homogeneous) 또는 비균질(inhomogeneous) 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면(top surface)과 하단 표면(bottom surface) 사이 또는 그 사이에 있는 임의의 수평면(horizontal plane) 쌍 사이에 위치될 수 있다. 층은 수평으로, 수직으로 및/또는 테이퍼된(tapered) 표면을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있으며, 및/또는 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 상호 연결 층(interconnect layer)은 하나 이상의 전도체(conductor) 및 접촉 층(contact layer)(상호 연결 라인 및/또는 비아 콘택(via contact)이 형성됨) 및 하나 이상의 유전체층(dielectric layer)을 포함할 수 있다.
여기에서 사용되는 용어 "명목상의(nominal)/명목상(nominally)"은 원하는 값보다 높거나 및/또는 낮은 값의 범위(range)와 함께, 제품 또는 공정의 설계 단계 동안 설정되는 구성 요소(component) 또는 공정 작동(process operation)에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 지칭한다. 값의 범위는 제조 공정 또는 공차(tolerance)의 약간의 차이로 인해 발생할 수 있다. 여기에서 사용되는 용어 "약(about)"은 해당 반도체 디바이스와 관련된 특정 기술 노드(technology node)에 기반하여 변할 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드에 따라 "약"이라는 용어는 예를 들어, 값의 10% ~ 30%(예: 값의 ±10% 또는 ±20% 또는 ±30%) 내에서 변하는 주어진 수량의 값을 나타낼 수 있다.
본 개시는 실리콘 기판에 수직으로 배열된 확산판을 갖는 커패시터 구조에 관한 것이다. 전술한 커패시터 구조는 CMOS 웨이퍼 상에 제조될 수 있으며, 이는 3차원(3D) NAND 디바이스를 형성하기 위해 어레이 웨이퍼에 본딩될(bonded) 수 있다. 커패시터 유전체층으로 기능하는 STI(Shallow trench isolation) 구조는 커패시터 구조의 수직 배열된 확산판 사이에 배치된다. 커패시터 구조의 하단(bottom)과 주변을 따라 N 웰(well)이 실리콘 기판에 배치되어 서로 반대 극성의 확산판을 전기적으로 격리한다. 전술한 커패시터 구조는 CMOS 웨이퍼의 공간을 효율적으로 사용하고 단위 면적당 커패시턴스를 증가시킬 수 있도록, 폴리실리콘 게이트(폴리-게이트) 커패시터/저항 에어리어에 집적될 수 있다.
도 1 및 도 2를 참조한다. 도 1은 발명의 일 실시 예에 따른 반도체 기판에 제조된 커패시터 구조의 예시적인 레이아웃 구조를 도시하는 개략도이다. 도 2는 도 1의 I-I' 라인을 따라 취한 개략적인 단면도이다. 도면을 통해 묘사된 커패시터 구조의 엘리먼트 또는 레이아웃의 형상은 단지 예시를 위한 것임을 이해해야 한다. 본 개시의 다양한 실시 예에 따라 상이한 형상 또는 레이아웃이 채용될 수 있다.
도 1 및 도 2에 도시된 바와 같이, 커패시터 구조(1)는 실리콘과 같은 반도체 물질의 반도체 기판(100)에서 폴리-게이트 커패시터/저항 에어리어(P2 에어리어) 내에 구성될 수 있으나, 이에 제한되지 않는다. 본 개시의 일 실시 예에 따르면, 반도체 기판(100)은 P형 실리콘 기판일 수 있다. 그러나, SOI(silicon-on-insulator) 기판 또는 에피택셜(epitaxial) 기판과 같은 다른 반도체 기판이 다른 실시 예에 따라 사용될 수 있음을 이해해야 한다.
P형 실리콘 기판 상에, 복수의 CMOS 회로 소자(circuit element)(도시되지 않음)가 제조되어 CMOS 웨이퍼를 형성할 수 있다. CMOS 웨이퍼는 3차원(3D) NAND 디바이스를 형성하기 위해 어레이 웨이퍼(또는 메모리 셀 웨이퍼)에 본딩될 수 있다. 본 개시의 커패시터 구조(1)는 3D NAND 디바이스의 작동 동안 전압 부스팅을 구현하는데 필요한 높은 커패시턴스를 제공할 수 있다. 또한, 본 개시의 커패시터 구조(1)는 현재의 CMOS 공정과 호환된다. 본 개시의 커패시터 구조(1)는 CMOS 회로 소자와 일체로 제조된 집적 커패시터 구조이다.
도 1 및 도 2에 예시된 비 제한적인 실시 예에서, 커패시터 구조(1)는 제1 STI(shallow trench isolation) 구조(104)에 의해 둘러싸인(surround) 제1 수직 확산판(vertical diffusion plate)(110)을 포함한다. 위에서 볼 때, 도 1에서 볼 수 있는 바와 같이, 제1 수직 확산판(110)은 장축(longer axis) 또는 장변(longer side)이 기준 x 축을 따라 확장되고, 단변(shorter side)이 기준 y 축을 따라 확장되는 직사각형 형상을 가질 수 있다. 제1 STI 구조(104)는 제1 수직 확산판(110)을 전기적으로 격리시키는(isolate) 링형 트렌치 격리(ring-shaped trench isolation)이다. 제1 수직 확산판(110) 및 제1 STI 구조(104)의 상이한 형상 또는 레이아웃이 본 개시의 다양한 실시 예에 따라 채용될 수 있다는 것이 이해된다.
본 개시의 일 실시 예에 따르면, 제1 수직 확산판(110)은 제1 STI 구조(104)에 의해 정의되고 격리된 실리콘 활성 에어리어(active area)이다. 본 개시의 일 실시 예에 따르면, 제1 수직 확산판(110)은 P형으로 도핑된다. 예를 들어, CMOS 논리 회로 영역에 이온 웰(ion well)을 형성하기 위해 일반적으로 수행되는 적절한 하드 마스크를 사용하는 이온 웰 주입 공정을 수행하는 것에 의해, 붕소(boron) 등과 같은 P형 도펀트(dopant)가 제1 STI 구조(104)에 의해 정의되고 격리된 실리콘 활성 에어리어에 주입될 수 있으며, 이에 따라 제1 수직 확산판(110)을 형성한다. P형 고농도로 도핑된 영역(heavily P-type doped region)(P+ 영역)(111)이 제1 수직 확산판(110)의 표면에 형성될 수 있다. 따라서, 이온 웰 주입 공정 후 제1 수직 확산판(110)의 도핑 농도(doping concentration)는 반도체 기판(100)의 도핑 농도보다 높다.
본 개시의 일 실시 예에 따르면, 예를 들어, 제1 STI 구조(104)는: (1) 반도체 기판(100) 내로 환형 격리 트렌치(annular isolation trench)를 에칭하는(etch) 단계; (2) 환형 격리 트렌치의 내부 표면 상에 실리콘 산화물(silicon oxide) 또는 실리콘 질화물 라이너(silicon nitride liner)와 같은 라이너층을 형성하는 단계; (3) 이산화 규소(silicon dioxide) 또는 HDPCVD 산화물과 같은 트렌치-필 격리층(trench-fill insulating layer)으로 환형 격리 트렌치를 채우는 단계; 및 (4) CMP(chemical mechanical polishing)를 수행하여 환형 격리 트렌치 외부의 과도한 트렌치-필 격리층을 제거하는 단계를 수행하는 것에 의해 형성될 수 있지만, 이에 제한되지 않는다.
커패시터 구조(1)는 제1 STI 구조(104)와 제1 수직 확산판(110)을 둘러싸는 제2 수직 확산판(210)을 더 포함한다. 위에서 볼 때, 도 1에서 볼 수 있는 바와 같이, 제2 수직 확산판(210)은 환형 제1 STI 구조(104)를 에어싸는(encircle) 환형 링(annular shaped ring)이다. 제2 수직 확산판(210)은 제1 STI 구조(104)와 제2 STI 구조(105)에 의해 정의되고 격리된다. 제2 STI 구조(105)는 또한 제2 수직 확산판(210)을 전기적으로 격리시키는 링형 트렌치 격리이다. 제2 STI 구조(105)는 전술한 바와 같이 STI 공정 단계에 의해 형성될 수 있다.
본 개시의 일 실시 예에 따르면, 제2 수직 확산판(210)은 제1 STI 구조(104)와 제2 STI 구조(105)에 의해 정의되고 격리된 실리콘 활성 에어리어이다. 본 개시의 일 실시 예에 따르면, 마찬가지로 제2 수직 확산판(210)은 P형으로 도핑된다. 예를 들어, CMOS 논리 회로 영역에 이온 웰을 형성하기 위해 일반적으로 수행되는, 적절한 하드 마스크를 사용하는 이온 웰 주입 공정을 수행하는 것에 의해, 붕소 등과 같은 P형 도펀트를 제1 STI 구조(104)와 제2 STI 구조(105)에 의해 정의되고 격리되는 실리콘 활성 에어리어에 주입할 수 있으며, 이에 따라 제1 수직 확산판(110) 및 제2 수직 확산판(210)을 형성한다. P형 고농도로 도핑된 영역(P+ 영역)(211)이 제2 수직 확산판(210)의 표면에 형성될 수 있다.
본 개시의 일 실시 예에 따르면, 도 2에서 볼 수 있는 바와 같이, 커패시터(C1)(Si-to-Si 커패시터)가 제1 수직 확산판(110)과 제2 수직 확산판(210) 사이에서 커패시터 유전체층으로 작용하는 환형 제1 STI 구조(104)와 함께 제1 수직 확산판(110)과 제2 수직 확산판(210) 사이에 형성될 수 있다. 복수의 제1 콘택트 소자(contact element)(CT1)가 제1 수직 확산판(110) 상에 배치될 수 있다. 복수의 제1 콘택트 소자(CT1) 및 금속 인터커넥트(metal interconnect)(410)를 통해, 제1 수직 확산판(110)이 제1 전압이 제공되는 커패시터 구조(1)의 캐소드(cathode)에 전기적으로 결합될 수 있다. 복수의 제2 콘택트 소자(CT3)가 제2 수직 확산판(210) 상에 배치될 수 있다. 복수의 제2 콘택트 소자(CT2) 및 금속 인터커넥트(420)를 통해, 제2 수직 확산판(210)은 제2 전압이 제공되는 커패시터 구조(1)의 애노드(anode)에 전기적으로 결합될 수 있다. 본 개시의 실시 예에 따르면, 제2 전압은 제1 전압보다 높다.
본 개시의 일 실시 예에 따르면, 커패시터 구조(1)의 하단에 고전압 N 웰(high-voltage N well, HVNW)과 같은 N 웰(101)이 제공되어, 제1 수직 확산판(110) 및 제2 수직 확산판(210)을 서로 격리시킨다. 본 개시의 일 실시 예에 따르면, 반도체 기판(100)에 형성된 N 웰(101)은 커패시터 구조(1)의 애노드(또는 제2 전압)에 전기적으로 결합되어, N 웰(101)과 제1 수직 확산판(110)의 하단 사이에 역 바이어스된 PN 접합(reverse-biased PN junction)(113)을 형성하고, N 웰(101)과 제2 수직 확산판(210)의 하단 사이에 역 바이어스된 PN 접합(213)을 형성한다. N 웰(101)은 격리를 제공하고 커패시터 구조(1)와 인접 회로 소자 사이의 간섭을 방지할 수 있다.
본 개시의 일 실시 예에 따르면, 역 바이어스된 PN 접합(113) 및 역 바이어스된 PN 접합(213)은 환형 제1 STI 구조(104)의 하단 표면 및 제2 STI 구조(105)의 하단 표면과 대략적으로 수평을 이룰 수 있지만, 이에 제한되지 않는다.
본 개시의 일 실시 예에 따르면, 저항 등의 수동 소자(302, 304)가 제1 STI 구조(104)의 상단 표면 상에 형성되고, 저항 등의 수동 소자(306)가 제2 STI 구조(105)의 상단 표면 상에 형성될 수 있다. 본 개시의 일 실시 예에 따르면, 수동 소자(302, 304, 306)는 폴리실리콘으로 구성될 수 있으나, 이에 제한되지 않는다. 본 개시의 일 실시 예에 따르면, 수동 소자(302, 304, 306)는 각각 제1 STI 구조(104) 및 제2 STI 구조(105) 상에만 형성된다. 도 1에 도시된 수동 소자(302, 304, 306)의 레이아웃 및 개수는 단지 예시적 목적을 위한 것임을 이해한다.
본 개시의 일 실시 예에 따르면, 커패시터 구조(1)는 제2 STI 구조(105), 제2 수직 확산판(210), 제1 STI 구조(104) 및 제1 수직 확산판(110)을 둘러싸는 제3 수직 확산판(120)을 더 포함할 수 있다. 위에서 볼 때, 도 1에서 볼 수 있는 바와 같이, 제3 수직 확산판(120)은 환형 제2 STI 구조(105)을 둘러싸는 환형 링이다. 제3 수직 확산판(120)은 제2 STI 구조(105)와 제3 STI 구조(106)에 의해 정의되고 격리된다. 제3 STI 구조(106)는 또한 제3 수직 확산판(120)을 전기적으로 격리시키는 링형 트렌치 격리이다. 제3 STI 구조(106)는 전술한 바와 같이 STI 공정 단계에 의해 형성될 수 있다. 본 개시의 일 실시 예에 따르면, 제3 STI 구조(106), 제3 수직 확산판(120), 제2 STI 구조(105), 제2 수직 확산판(210) 및 제1 STI 구조(104)는 가장 안쪽에 있는 제1 수직 확산판(110)과 동심으로 배열된다.
본 개시의 일 실시 예에 따르면, 제3 수직 확산판(120)은 제2 STI 구조(105) 및 제3 STI 구조(106)에 의해 정의되고 격리된 실리콘 활성 에어리어이다. 본 개시의 일 실시 예에 따르면, 마찬가지로 제3 수직 확산판(120)은 P형으로 도핑된다. 예를 들어, CMOS 논리 회로 영역에 이온 웰을 형성하기 위해 일반적으로 수행되는, 적절한 하드 마스크를 사용하여 이온 웰 주입 공정을 수행하는 것에 의해, 붕소 등과 같은 P형 도펀트가 제2 STI 구조(105) 및 제3 STI 구조(106)에 의해 정의되고 격리된 실리콘 활성 에어리어로 주입될 수 있으며, 이에 따라 제1 수직 확산판(110), 제2 수직 확산판(210) 및 제3 수직 확산판(120)을 형성한다. P형 고농도로 도핑된 영역(P+ 영역)(121)이 제3 수직 확산판(120)의 표면 상에 형성될 수 있다.
본 개시의 일 실시 예에 따르면, 도 2에서 볼 수 있는 바와 같이, 커패시터(C2)(Si-to-Si 커패시터)가 제2 수직 확산판(210)과 제3 수직 확산판(120) 사이에서 커패시터 유전체층으로 작용하는 환형 제2 STI 구조(105)와 함께 제2 수직 확산판(210)과 제3 수직 확산판(120) 사이에 형성될 수 있다. 복수의 제3 콘택트 소자(CT3)가 제3 수직 확산판(120) 상에 배치될 수 있다. 복수의 제3 콘택트 소자(CT3) 및 금속 인터커넥트(410)를 통해 제3 수직 확산판(120)은 제1 전압이 제공되는 커패시터 구조(1)의 캐소드에 전기적으로 결합될 수 있다. 따라서, 본 개시의 일 실시 예에 따르면, 도 2에서 볼 수 있는 바와 같이, 제1 수직 확산판(110) 및 제3 수직 확산판(120)은 모두 캐소드에 전기적으로 결합된다.
본 개시의 일 실시 예에 따르면, 저항 등과 같은 수동 소자(308)가 제3 STI 구조(106)의 상단 표면 상에 형성될 수 있다. 본 개시의 일 실시 예에 따르면, 수동 소자(308)는 폴리실리콘으로 구성될 수 있으나, 이에 제한되지 않는다. 본 개시의 일 실시 예에 따르면, 수동 소자(308)는 제3 STI 구조(106) 상에만 형성된다. 도 1에 도시된 수동 소자(308)의 레이아웃 및 개수는 단지 예시적 목적을 위한 것임을 이해한다.
본 개시의 일 실시 예에 따르면, 커패시터 구조(1)는 제3 STI 구조(106), 제3 수직 확산판(120), 제2 STI 구조(105), 제2 수직 확산판(210), 제1 STI 구조(104) 및 제1 수직 확산판(110)을 둘러싸는 제4 수직 확산판(220)을 더 포함할 수 있다. 위에서 볼 때, 도 1에서 볼 수 있는 바와 같이, 제4 수직 확산판(220)은 환형 제3 STI 구조(106)를 둘러싸는 환형 링이다. 제4 수직 확산판(220)은 제3 STI 구조(106)와 제4 STI 구조(107)에 의해 정의되고 격리된다. 제4 STI 구조(107)는 또한 제4 수직 확산판(220)을 전기적으로 격리시키는 링형 트렌치 격리이다. 제4 STI 구조(107)는 전술한 바와 같이 STI 공정 단계에 의해 형성될 수 있다. 본 개시의 일 실시 예에 따르면, 제4 STI 구조(107), 제4 수직 확산판(220), 제3 STI 구조(106), 제3 수직 확산판(120), 제2 STI 구조(105), 제2 수직 확산판(210) 및 제1 STI 구조(104)는 가장 안쪽의 제1 수직 확산판(110)과 동심으로 배열된다.
본 개시의 일 실시 예에 따르면, 제4 수직 확산판(220)은 제3 STI 구조(106) 및 제4 STI 구조(107)에 의해 정의되고 격리된 실리콘 활성 에어리어이다. 본 개시의 일 실시 예에 따르면, 마찬가지로 제4 수직 확산판(220)도 P형으로 도핑된다. 예를 들어, CMOS 논리 회로 영역에서 이온 웰을 형성하기 위해 일반적으로 수행되는, 적절한 하드 마스크를 사용하여 이온 웰 주입 공정을 수행하는 것에 의해, 붕소 등과 같은 P형 도펀트가 제3 STI 구조(106)와 제4 STI 구조(107)에 의해 정의되고 격리된 실리콘 활성 에어리어에 주입될 수 있으며, 이에 따라 제1 수직 확산판(110), 제2 수직 확산판(210), 제3 수직 확산판(120) 및 제4 수직 확산판(220)을 형성한다. P형 고농도로 도핑된 영역(P+ 영역)(221)이 제4 수직 확산판(220)의 표면 상에 형성될 수 있다.
본 개시의 일 실시 예에 따르면, 도 2에서 볼 수 있는 바와 같이, 커패시터(C3)(Si-to-Si 커패시터)가, 제3 수직 확산판(120)과 제4 수직 확산판(220) 사이에서 커패시터 유전체층으로 작용하는 환형 제3 STI 구조(106)와 함께 제3 수직 확산판(120)과 제4 수직 확산판(220) 사이에 형성될 수 있다. 복수의 제4 콘택트 소자(CT4)가 제4 수직 확산판(220) 상에 배치될 수 있다. 제4 수직 확산판(220)은 복수의 제4 콘택트 소자(CT4) 및 금속 인터커넥트(420)를 통해 제2 전압이 제공되는 커패시터 구조(1)의 애노드와 전기적으로 결합될 수 있다. 따라서, 본 개시의 일 실시 예에 따르면, 도 2에서 볼 수 있는 바와 같이, 제2 수직 확산판(210) 및 제4 수직 확산판(220)은 모두 애노드에 전기적으로 결합된다.
본 개시의 일 실시 예에 따르면, 저항 등과 같은 수동 소자(310)가 제4 STI 구조(107)의 상단 표면 상에 형성될 수 있다. 본 개시의 일 실시 예에 따르면, 수동 소자(310)는 폴리실리콘으로 구성될 수 있으나, 이에 제한되지 않는다. 본 개시의 일 실시 예에 따르면, 수동 소자(310)는 제4 STI 구조(107) 상에만 형성된다. 도 1에 도시된 수동 소자(310)의 레이아웃 및 개수는 단지 예시적 목적을 위한 것임을 이해한다.
본 개시의 일 실시 예에 따르면, N 웰(101)은 제4 STI 구조(107)를 둘러싸는 환형 수직 부분(101a)을 포함한다. P형 고농도로 도핑된 영역(P+ 영역)(102)이 환형 수직 부분(101a)의 표면 상에 형성될 수 있다. 복수의 제5 콘택트 소자(CT5)가 환형 수직 부분(101a) 상에 배치될 수 있다. 복수의 제5 콘택트 소자(CT5) 및 금속 인터커넥트(420)를 통해 N 웰(101)은 제2 전압이 제공되는 커패시터 구조(1)의 애노드에 전기적으로 결합될 수 있다.
구조적으로, 커패시터 구조(1)는 제1 도전형의 반도체 기판(100), 반도체 기판(100)에 배치된 제1 도전형의 제1 수직 확산판(110), 반도체 기판(100)에 배치되고 제1 수직 확산판(110)을 둘러싸는 제1 STI(shallow trench isolation) 구조(104), 반도체 기판(100)에 배치되고 제1 STI 구조(104)를 둘러싸는 제1 도전형의 제2 수직 확산판(210) 및 반도체 기판(100)에 배치된 제2 도전형의 이온 웰(101)을 포함한다. 이온 웰(101)은 제1 수직 확산판(110), 제1 STI 구조(104) 및 제2 수직 확산판(210) 바로 아래에 배치된다.
일부 실시 예에 따르면, 제1 도전형은 P형이고 제2 도전형은 N형이다.
일부 실시 예에 따르면, 이온 웰(101)은 제1 수직 확산판(110)을 제2 수직 확산판(210)으로부터 격리시킨다.
일부 실시 예에 따르면, 제1 수직 확산판(110)은 제1 전압에 전기적으로 결합되고, 제2 수직 확산판(210)은 제2 전압에 전기적으로 결합되며, 여기서 제2 전압은 제1 전압보다 높다.
일부 실시 예에 따르면, 커패시터(C1)는, 제1 수직 확산판(110)과 제2 수직 확산판(210) 사이에서 커패시터 유전체층으로서 작용하는 제1 STI 구조(104)와 함께 제1 수직 확산판(110)과 제2 수직 확산판(210) 사이에 형성된다.
일부 실시 예에 따르면, 커패시터 구조(1)는 제1 수직 확산판(110)의 표면에 배치된 제1 도전형의 제1 고농도로 도핑된 영역(111) 및 제2 수직 확산판(210)의 표면에 배치된 제1 도전형의 제2 고농도로 도핑된 영역(211)을 더 포함한다.
일부 실시 예에 따르면, 커패시터 구조(1)는 반도체 기판(100)에 배치된 제2 STI(shallow trench isolation) 구조(105)를 더 포함한다. 제2 STI 구조(105)는 제2 수직 확산판(210), 제1 STI 구조(104) 및 제1 수직 확산판(110)을 둘러싼다.
일부 실시 예에 따르면, 제2 STI 구조(105), 제2 수직 확산판(210), 제1 STI 구조(104)는 제1 수직 확산판(110)과 동심으로 배열된다.
일부 실시 예에 따르면, 제1 수직 확산판(110) 및 제2 수직 확산판(210)은 제1 STI 구조(104)와 제2 STI 구조(105)에 의해 정의되고 격리된 실리콘 활성 에어리어이다.
일부 실시 예에 따르면, 커패시터 구조(1)는 제1 STI 구조(104)의 상단 표면 또는 제2 STI 구조(105)의 상단 표면 바로 위에 수동 소자(302, 306)를 더 포함한다.
일부 실시 예에 따르면, 수동 소자(302, 306)는 저항을 포함한다. 일부 실시 예에 따르면, 수동 소자(302, 306)는 폴리실리콘을 포함한다.
일부 실시 예에 따르면, 커패시터 구조는 제2 STI 구조(105), 제2 수직 확산판(210), 제1 STI 구조(104) 및 제1 수직 확산판(110)을 둘러싸는 제3 수직 확산판(120), 그리고 제3 수직 확산판(120), 제2 STI 구조(105), 제2 수직 확산판(210), 제1 STI 구조(104) 및 제1 수직 확산판(110)을 둘러싸는 제3 STI(shallow trench isolation) 구조(106)를 더 포함한다.
일부 실시 예에 따르면, 커패시터 구조(1)는 제3 STI 구조(106), 제3 수직 확산판(120), 제2 STI 구조(105), 제2 수직 확산판(210), 제1 STI 구조(104) 및 제1 수직 확산판(110)을 둘러싸는 제4 수직 확산판(220), 그리고 제4 수직 확산판(220), 제3 STI 구조(106), 제3 수직 확산판(120), 제2 STI 구조(105), 제2 수직 확산판(210), 제1 STI 구조(104) 및 제1 수직 확산판(110)을 둘러싸는 제4 STI(shallow trench isolation) 구조(107)를 더 포함한다.
일부 실시 예에 따르면, 제2 수직 확산판(210), 제4 수직 확산판(220) 및 이온 웰(101)은 애노드에 전기적으로 결합되고, 제1 수직 확산판(110) 및 제3 수직 확산판(120)은 캐소드에 전기적으로 결합된다.
일부 실시 예에 따르면, 이온 웰(101)은 제4 STI 구조(107)를 둘러싸는 환형 수직 부분(101a)을 포함한다.
일부 실시 예에 따르면, 반도체 기판(100)은 실리콘 기판이다.
도 3 내지 도 5를 참조한다. 도 3 내지 도 5는 본 개시의 다른 실시 예에 따른 커패시터 구조를 제조하기 위한 예시적인 방법을 도시하는 개략적인 단면도로서, 유사한 영역, 층 또는 소자는 유사한 번호로 지정된다.
도 3에 도시된 바와 같이, P형 실리콘 기판과 같은 반도체 기판(100)의 P2 에어리어는 전술한 바와 같이 STI 공정을 거쳐서, 활성 에어리어와 예를 들어, 제1 STI 구조(104), 제2 수직 확산판(210), 제2 STI 구조(105), 제3 수직 확산판(120), 제3 STI 구조(106), 제4 수직 확산판(220) 및 제4 STI 구조(107)를 포함하는 STI 구조의 동심원 링을 형성한다. 패턴화된 폴리실리콘 층은 STI 구조 상에 형성된다. 패터화된 폴리실리콘 층은 수동 소자(302 ~ 310)와 같은 수동 소자를 형성할 수 있다.
도 4에 도시된 바와 같이, 이어서, 반도체 기판(100)의 P2 에어리어에 고전압 N 웰 주입과 같은 이온 웰 주입을 실시한다. 예를 들어, 인(phosphorus) 또는 비소(arsenic)와 같은 N형 도펀트를 반도체 기판(100)에 주입하여 N 웰(101)을 형성한다. 반도체 기판(100)의 P2 에어리어는 또한 여러 이온 주입 공정을 거쳐서 P형 도핑된 제1 수직 확산판(110), P형 도핑된 제2 수직 확산판(210), P형 도핑된 제3 수직 확산판(120), P형 도핑된 제4 수직 확산판(220), P+ 영역(111, 121, 211, 221 및 N 영역(102)을 형성한다.
도 5에 도시된 바와 같이, 유전체층(도시되지 않음)이 반도체 기판(100) 상에 증착된다. 이어서, P+ 영역(111, 121, 211, 221) 및 N+ 영역(102) 상에 각각 콘택트 소자(CT1 ~ CT5)를 형성한다. 이어서, CMOS 백엔드 라인 공정을 수행하는 것에 의해, 금속 인터커넥트(410 및 420)가 반도체 기판(100) 상에 형성된다. 일부 실시 예에 따르면, 제2 수직 확산판(210), 제4 수직 확산판(220) 및 이온 웰(101)은 애노드 노드(상대적으로 더 높은 전압)에 전기적으로 결합되고, 제1 수직 확산판(110) 및 제3 수직 확산판(120)이 캐소드 노드(상대적으로 더 낮은 전압)에 전기적으로 결합된다. 이러한 구성을 제공함으로써, 역 바이어스된 PN 접합(113, 213)이 P형 도핑된 수직 확산판과 N 웰(101) 사이에 형성되어, 커패시터 구조의 격리를 개선할 수 있다.
당업자는 발명의 교시를 유지하면서 디바이스 및 방법의 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 상기 개시는 첨부된 청구 범위의 범위와 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (20)

  1. 커패시터 구조로서,
    제1 도전형(conductivity type)의 반도체 기판;
    상기 반도체 기판에 배치된 제1 도전형의 제1 수직 확산판(vertical diffusion plate);
    상기 반도체 기판에 배치된 제1 STI(shallow trench isolation) 구조 - 상기 제1 STI 구조는 상기 제1 수직 확산판을 둘러쌈 -;
    상기 반도체 기판에 배치된 제1 도전형의 제2 수직 확산판 - 상기 제2 수직 확산판은 상기 제1 STI 구조를 둘러싸고, 커패시터가, 상기 제1 수직 확산판과 상기 제2 수직 확산판 사이에서 커패시터 유전체층으로 작용하는 상기 제1 STI 구조와 함께 상기 제1 수직 확산판과 상기 제2 수직 확산판 사이에 형성됨 -;
    상기 반도체 기판에 배치된 제2 도전형의 이온 웰(ion well) - 상기 이온 웰은 상기 제1 수직 확산판, 상기 제1 STI 구조 및 상기 제2 수직 확산판 바로 아래에 배치됨 -
    을 포함하는 커패시터 구조.
  2. 제1항에 있어서,
    상기 제1 도전형은 P형이고 상기 제2 도전형은 N형이며, 또는, 상기 제1 도전형은 N형이고 상기 제2 도전형은 P형인, 커패시터 구조.
  3. 제1항에 있어서,
    상기 이온 웰은 상기 제1 수직 확산판을 상기 제2 수직 확산판으로부터 격리시키는(isolate), 커패시터 구조.
  4. 제1항에 있어서,
    상기 제1 수직 확산판은 제1 전압에 전기적으로 결합되고(coupled), 상기 제2 수직 확산판은 제2 전압에 전기적으로 결합되며, 상기 제2 전압은 상기 제1 전압보다 높은, 커패시터 구조.
  5. 제1항에 있어서,
    상기 제1 수직 확산판의 표면에 배치된 제1 도전형의 제1 고농도로 도핑된 영역(heavily doped region); 및
    상기 제2 수직 확산판의 표면에 배치된 제1 도전형의 제2 고농도로 도핑된 영역
    을 더 포함하는 커패시터 구조.
  6. 제1항에 있어서,
    상기 반도체 기판에 배치된 제2 STI(shallow trench isolation) 구조
    를 더 포함하고,
    상기 제2 STI 구조는 상기 제2 수직 확산판, 상기 제1 STI 구조 및 상기 제1 수직 확산판을 둘러싸는, 커패시터 구조.
  7. 제6항에 있어서,
    상기 제2 STI 구조, 상기 제2 수직 확산판, 상기 제1 STI 구조는 상기 제1 수직 확산판과 동심으로(concentrically) 배열되는, 커패시터 구조.
  8. 제6항에 있어서,
    상기 제1 수직 확산판 및 상기 제2 수직 확산판은 상기 제1 STI 구조와 상기 제2 STI 구조에 의해 정의되고 격리된 실리콘 활성 에어리어(silicon active area)인, 커패시터 구조.
  9. 제6항에 있어서,
    상기 제1 STI 구조의 상단 표면 또는 상기 제2 STI 구조의 상단 표면 바로 위의 수동 소자(passive element)
    를 더 포함하는 커패시터 구조.
  10. 제9항에 있어서,
    상기 수동 소자는 저항(resistor)을 포함하는, 커패시터 구조.
  11. 제9항에 있어서,
    상기 수동 소자는 폴리실리콘을 포함하는, 커패시터 구조.
  12. 제6항에 있어서,
    상기 제2 STI 구조, 상기 제2 수직 확산판, 상기 제1 STI 구조 및 상기 제1 수직 확산판을 둘러싸는 제3 수직 확산판; 및
    상기 제3 수직 확산판, 상기 제2 STI 구조, 상기 제2 수직 확산판, 상기 제1 STI 구조 및 상기 제1 수직 확산판을 둘러싸는 제3 STI(shallow trench isolation) 구조
    를 더 포함하는 커패시터 구조.
  13. 제12항에 있어서,
    상기 제3 STI 구조, 상기 제3 수직 확산판, 상기 제2 STI 구조, 상기 제2 수직 확산판, 상기 제1 STI 구조 및 상기 제1 수직 확산판을 둘러싸는 제4 수직 확산판; 및
    상기 제4 수직 확산판, 상기 제3 STI 구조, 상기 제3 수직 확산판, 상기 제2 STI 구조, 상기 제2 수직 확산판, 상기 제1 STI 구조 및 상기 제1 수직 확산판을 둘러싸는 제4 STI(shallow trench isolation) 구조
    를 더 포함하는 커패시터 구조.
  14. 제13항에 있어서,
    상기 제2 수직 확산판, 상기 제4 수직 확산판 및 상기 이온 웰은 애노드(anode)에 전기적으로 결합되고, 상기 제1 수직 확산판과 상기 제3 수직 확산판은 캐소드(cathode)에 전기적으로 결합되는 커패시터 구조.
  15. 제13항에 있어서,
    상기 이온 웰은 상기 제4 STI 구조를 둘러싸는 환형 수직 부분(annular vertical portion)을 포함하는, 커패시터 구조.
  16. 제1항에 있어서,
    상기 반도체 기판은 실리콘 기판인, 커패시터 구조.
  17. 커패시터 구조로서,
    제1 도전형의 반도체 기판;
    상기 반도체 기판에 배치된 제1 도전형의 제1 수직 확산판;
    상기 반도체 기판에 배치된 제1 STI(shallow trench isolation) 구조 - 상기 제1 STI 구조는 상기 제1 수직 확산판을 둘러쌈 -;
    상기 반도체 기판에 배치된 제1 도전형의 제2 수직 확산판 - 상기 제2 수직 확산판은 상기 제1 STI 구조를 둘러싸고, 커패시터가, 상기 제1 수직 확산판과 상기 제2 수직 확산판 사이에서 커패시터 유전체층으로 작용하는 상기 제1 STI 구조와 함께 상기 제1 수직 확산판과 상기 제2 수직 확산판 사이에 형성됨 -; 및
    상기 반도체 기판에 배치된 제2 도전형의 이온 웰
    을 포함하고,
    상기 이온 웰은 상기 제1 수직 확산판, 상기 제1 STI 구조 및 상기 제2 수직 확산판 바로 아래에 배치되고, 상기 제2 수직 확산판은 상기 커패시터 구조의 애노드에 전기적으로 결합되고, 상기 제1 수직 확산판은 상기 커패시터 구조의 캐소드에 전기적으로 결합되는, 커패시터 구조.
  18. 제17항에 있어서,
    상기 반도체 기판에 배치된 제2 STI(shallow trench isolation) 구조
    를 더 포함하고,
    상기 제2 STI 구조는 상기 제2 수직 확산판, 상기 제1 STI 구조 및 상기 제1 수직 확산판을 둘러싸는, 커패시터 구조.
  19. 제18항에 있어서,
    상기 제2 STI 구조, 상기 제2 수직 확산판, 상기 제1 STI 구조는 상기 제1 수직 확산판과 동심으로 배열되는, 커패시터 구조.
  20. 삭제
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