TWI682551B - 具有垂直擴散板的電容器結構 - Google Patents

具有垂直擴散板的電容器結構 Download PDF

Info

Publication number
TWI682551B
TWI682551B TW108107614A TW108107614A TWI682551B TW I682551 B TWI682551 B TW I682551B TW 108107614 A TW108107614 A TW 108107614A TW 108107614 A TW108107614 A TW 108107614A TW I682551 B TWI682551 B TW I682551B
Authority
TW
Taiwan
Prior art keywords
diffusion plate
vertical diffusion
sti
sti structure
vertical
Prior art date
Application number
TW108107614A
Other languages
English (en)
Other versions
TW202029515A (zh
Inventor
陳亮
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Application granted granted Critical
Publication of TWI682551B publication Critical patent/TWI682551B/zh
Publication of TW202029515A publication Critical patent/TW202029515A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66174—Capacitors with PN or Schottky junction, e.g. varactors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • H01L27/0682—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors comprising combinations of capacitors and resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種電容器結構，包含：半導體基底；所述半導體基底中的第一垂直擴散板；所述半導體基底中並且圍繞所述第一垂直擴散板的第一STI結構；所述半導體基底中並且圍繞所述第一STI結構的第二垂直擴散板；以及所述半導體基底中的離子阱。所述離子阱直接設置在所述第一垂直擴散板、所述第一STI結構和所述第二垂直擴散板之下。所述第二垂直擴散板電耦合至所述電容器結構的陽極。所述第一垂直擴散板電耦合至所述電容器結構的陰極。

Description

具有垂直擴散板的電容器結構
本發明總體涉及半導體技術領域，並且更具體地，涉及在矽基底中具有垂直排列的擴散板的電容器結構。
如本領域已知的，3D NAND是快閃記憶體技術，其垂直堆疊儲存單元來增大容量以得到較高的儲存密度和每千兆位元組(gigabyte)較低的成本。
在3D NAND技術中，儲存單元在高電壓下操作步驟，並且需要電容器來實施電壓提升。典型地，MOS電容器、MOM電容器、或多晶矽至多晶矽電容器(poly-to-poly)用於3D NAND晶片電路中。
隨著3D NAND技術朝向高密度和高容量前進，特別是從64層至128層的方案，元件的數量和佈線的數量顯著增大，然而晶片的面積保持基本不變。結果，用於矽晶片和後端佈線的空間變得越來越小。常規MOS電容器或MOM電容器在後端階段通常需要大的晶片面積或金屬佈線面積，並且大面積的MOS電容器可以引起時間相關的介電擊穿（time-dependent dielectric breakdown，TDDB）問題。
因此，本領域仍然儲存在對滿足電路要求，並且同時不必佔據太多的空間的新穎電容器結構的需求。
本發明的一個目的是提供在矽基底中具有垂直排列的擴散板的電容器結構，其能夠解決上述現有技術的缺點和不足。
本發明的一方面提供了一種電容器結構，包含：第一導電類型的半導體基底；設置於所述半導體基底中的所述第一導電類型的第一垂直擴散板；設置於所述半導體基底中並且圍繞所述第一垂直擴散板的第一淺溝槽隔離（STI）結構；設置於所述半導體基底中並且圍繞所述第一STI結構的所述第一導電類型的第二垂直擴散板；以及設置於所述半導體基底中的第二導電類型的離子阱。所述離子阱直接設置在所述第一垂直擴散板、所述第一STI結構和所述第二垂直擴散板之下。
根據一些實施例，所述第一導電類型是P型且所述第二導電類型是N型。
根據一些實施例，所述離子阱將所述第一垂直擴散板與所述第二垂直擴散板隔離。
根據一些實施例，所述第一垂直擴散板電耦合至第一電壓，且所述第二垂直擴散板電耦合至第二電壓，其中，所述第二電壓高於所述第一電壓。
根據一些實施例，電容器形成於所述第一垂直擴散板與所述第二垂直擴散板之間，所述第一STI結構介於所述第一垂直擴散板與所述第二垂直擴散板之間用作電容器介電層。
根據一些實施例，所述電容器結構還包括：所述第一導電類型的第一重摻雜區，設置於所述第一垂直擴散板的表面處；以及所述第一導電類型的第二重摻雜區，設置於所述第二垂直擴散板的表面處。
根據一些實施例，所述電容器結構還包括：設置於所述半導體基底中的第二淺溝槽隔離（STI）結構，並且所述第二STI結構圍繞所述第二垂直擴散板、所述第一STI結構、以及所述第一垂直擴散板。
根據一些實施例，所述第二STI結構、所述第二垂直擴散板、所述第一STI結構與所述第一垂直擴散板同心地排列。
根據一些實施例，所述第一垂直擴散板和所述第二垂直擴散板是由所述第一STI結構和所述第二STI結構限定和隔離的矽主動區域。
根據一些實施例，所述電容器結構還包括直接在所述第一STI結構或所述第二STI結構的頂表面上的被動元件(passive element)。
根據一些實施例，所述被動元件包括電阻器。根據一些實施例，所述被動元件包括多晶矽。
根據一些實施例，所述電容器結構還包括：第三垂直擴散板，圍繞所述第二STI結構、所述第二垂直擴散板、所述第一STI結構、以及所述第一垂直擴散板；以及第三淺溝槽隔離（STI）結構，圍繞所述第三垂直擴散板、所述第二STI結構、所述第二垂直擴散板、所述第一STI結構、以及所述第一垂直擴散板。
根據一些實施例，所述電容器結構還包括：第四垂直擴散板，圍繞所述第三STI結構、所述第三垂直擴散板、所述第二STI結構、所述第二垂直擴散板、所述第一STI結構、以及所述第一垂直擴散板；以及第四淺溝槽隔離（STI）結構，圍繞所述第四垂直擴散板、所述第三STI結構、所述第三垂直擴散板、所述第二STI結構、所述第二垂直擴散板、所述第一STI結構、以及所述第一垂直擴散板。
根據一些實施例，所述第二垂直擴散板、所述第四垂直擴散板以及所述離子阱電耦合至陽極，並且所述第一垂直擴散板和所述第三垂直擴散板電耦合至陰極。
根據一些實施例，所述離子阱包括圍繞所述第四STI結構的環形垂直部分。
根據一些實施例，所述半導體基底是矽基底。
本發明的另一方面提供了一種電容器結構，包含：第一導電類型的半導體基底；設置於所述半導體基底中的所述第一導電類型的第一垂直擴散板；設置於所述半導體基底中並且圍繞所述第一垂直擴散板的第一淺溝槽隔離（STI）結構；設置於所述半導體基底中並且圍繞所述第一STI結構的所述第一導電類型的第二垂直擴散板；以及設置於所述半導體基底中的第二導電類型的離子阱。所述離子阱直接設置在所述第一垂直擴散板、所述第一STI結構和所述第二垂直擴散板之下。所述第二垂直擴散板電耦合至所述電容器結構的陽極。所述第一垂直擴散板電耦合至所述電容器結構的陰極。
根據一些實施例，所述電容器結構還包括：設置於所述半導體基底中的第二淺溝槽隔離（STI）結構，並且所述第二STI結構圍繞所述第二垂直擴散板、所述第一STI結構、以及所述第一垂直擴散板。
根據一些實施例，所述第二STI結構、所述第二垂直擴散板、所述第一STI結構與所述第一垂直擴散板同心地排列。
對本領域技術人員來說，在閱讀在各個圖和圖樣中示例的較佳實施例的以下具體實施方式之後，本發明的這些和其它目的將毫無疑問地變得顯而易見。
現在將詳細參照示例於附圖中的本發明的示範性實施例，以理解和實現本發明並獲得技術效果。能夠理解，僅僅作為範例進行了以下描述，而不是為了限制本發明。彼此不相衝突的本發明的各種實施例和實施例中的各種特徵能夠以各種方式進行組合和重新排列。不脫離本發明的精神和範圍，對本領域技術人員來說，本發明的修改、等同或改進是可理解的並且意圖被涵蓋於本發明的範圍內。
應當注意，說明書中對“一個實施例”、“實施例”、“範例實施例”、“一些實施例”等的引用指示描述的實施例可以包含特定特徵、結構、或特性，但是每一個實施例可以不必包含該特定特徵、結構、或特性。此外，該短語不必然指相同的實施例。
此外，當聯繫實施例描述特定特徵、結構或特性時，不管是否明確描述，與其它實施例相聯繫來影響該特徵、結構或特性都在本領域技術人員的知識範圍內。
通常，至少部分根據上下文中的使用來理解術語學。例如，於此使用的術語“一個或多個”，至少部分取決於上下文，可以用於在單數的意義上描述任何特徵、結構、或特性，或可以用於在複數的意義上描述特徵、結構或特性的組合。類似地，例如“一”、“一個”、或“所述”的術語再次可以被理解為傳達單數使用或傳達複數使用，至少部分取決於上下文。
將易於理解的是，本發明中的“在……上”、“在……以上”、以及“在……之上”的意思應當被以最寬的方式解釋，使得“在……上”不僅意指“直接在……（某物）上”，而且也包含“在……（某物）上”且其間具有中間特徵或層，並且“在……以上”或“在……之上”不僅意指“在……（某物）以上”或“在……（某物）之上”的意思，而且也能夠包含“在……（某物）以上”或“在……（某物）之上”，而其間沒有中間特徵或層（即，直接在某物上）的意思。
此外，空間上的相對術語，例如“在……之下”、“在……以下”、“下部的”、“在……以上”、“上部的”等於此可以用於易於描述，以描述如圖中示例的一個元件或特徵與別的元件（單個或多個）或特徵（單個或多個）的關係。
除圖中描繪的方向之外，空間上的相對術語還意圖涵蓋使用或操作步驟中的元件的不同方向。裝置可以另外地取向（旋轉90度或以其它方向視之）並且可以同樣地相應解釋於此使用的空間上的相對描述符號。
如於此使用的，術語“基底”指一種材料，隨後的材料層要增加到該材料上。能夠對基底自身進行構圖。能夠對增加到基底頂上的材料進行構圖，或者增加到基底頂上的材料能夠保持未被構圖。此外，基底能夠廣含半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底能夠由例如玻璃、塑膠、或藍寶石晶片的非導電材料構成。
如於此使用的，術語“層”指包含具有厚度的區域的材料部分。層能夠在在下或在上結構的整個之上延伸，或可以具有比在下或在上結構的廣度小的廣度。此外，層能夠是同質或異質連續結構的區域，該區域的厚度小於該連續結構的厚度。例如，層能夠位於連續結構的頂表面和底表面之間的水平平面的任何對之間，位於連續結構的頂表面和底表面處的水平平面的任何對之間。層能夠水平地、垂直地、和/或沿著錐形表面延伸。基底能夠是層，能夠在其中包含一個或多個層，和/或能夠在其上、其以上、和/或其以下具有一個或多個層。層能夠包含多個層。例如，互連層能夠包含一個或多個導體和接觸層（其中，形成了接觸部、互連線、和/或通孔）和一個或更多介電層。
如於此使用的，術語“名義的/名義地”指在產品或製程的設計階段期間設定的用於部件或製程操作步驟的特性或參數的期望或目標值與期望值以上和/或以下的值的範圍一起。值的範圍能夠歸因於公差或製造製程的稍微變化。如於此使用的，術語“大約”指示給定量的值能夠基於與主題半導體元件相關聯的特定技術節點而變化。基於特定技術節點，術語“大約”能夠指示給定量的值在例如該值的10-30%之內（例如，該值的±10%、±20%、或±30%）變化。
本發明涉及在矽基底中具有垂直排列的擴散板的電容器結構。前述電容器結構可以製造在CMOS晶片上，CMOS晶片可以結合至陣列晶片以形成立體（3D）NAND元件。用作電容器介電層的淺溝槽隔離（STI）結構設置在電容器結構的垂直排列的擴散板之間。在底部處並且沿著電容器結構的周界，在矽基底中設置N阱以將相反極性的擴散板彼此電性隔離。前述電容器結構可以整合在多晶矽閘極電容器/電阻器區域中，使得可以有效地利用CMOS晶片的空間，並且可以增大每單位面積的電容。
請參照圖1和圖2。圖1是示出根據本發明的一個實施例的在半導體基底中製造的電容器結構的示範性佈局結構的示意性圖示。圖2是沿圖1中的線I-I’取得的示意性橫截面視圖。應當理解，透過圖描繪的電容器結構的佈局或元件的形狀僅是為示例目的。根據本發明的各個實施例，可以採用不同的形狀和佈局。
如圖1和圖2中示出的，電容器結構1可以構造於例如矽的半導體材料的半導體基底100中的多晶矽-閘極電容器/電阻器區域（區域P2）內，但不限於此。根據本發明的一個實施例，半導體基底100可以是P型矽基底。然而，將理解，根據其它實施例，可以採用例如絕緣體上矽（SOI）基底或磊晶基底的其它半導體基底。
在P型矽基底上，可以製造多個CMOS電路元件（未示出），以形成CMOS晶片。CMOS晶片可以接合至陣列晶片（或儲存單元晶片）以形成立體（3D）NAND元件。本發明的電容器結構1能夠提供在3D NAND元件的操作步驟期間實施電壓提升所需的高電容。此外，本發明的電容器結構1與當前CMOS製程相容。本發明的電容器結構1是與CMOS電路元件整合地製造的積體電容器結構。
在圖1和圖2中示例的非限制性實施例中，電容器結構1包括由第一淺溝槽隔離(STI)結構104圍繞的第一垂直擴散板110。當從上方觀看時，如圖1中能夠看到的，第一垂直擴散板110可以具有矩形形狀，其較長軸或較長邊沿參考x軸延伸，並且其較短邊沿參考y軸延伸。第一STI結構104是電性隔離第一垂直擴散板110的環形形狀的溝槽隔離。將理解，根據本發明的各個實施例，可以採用第一垂直擴散板110和第一STI結構104的不同形狀或佈局。
根據本發明的一個實施例，第一垂直擴散板110是由第一STI結構104限定和隔離的矽主動區域。根據本發明的一個實施例，第一垂直擴散板110為P型摻雜。例如，透過使用適合的硬遮罩來執行離子阱注入製程（離子阱注入製程通常被執行以在CMOS邏輯電路區中形成離子阱），可以將例如硼等的P型摻雜劑注入到由第一STI結構104限定和隔離的矽主動區域中，由此形成第一垂直擴散板110。可以在第一垂直擴散板110的表面處形成P型重摻雜區（P +區）111。因此，離子阱注入製程之後第一垂直擴散板110的摻雜濃度高於半導體基底100的摻雜濃度。
根據本發明的一個實施例，例如，可以透過執行如下步驟（包含但不限於）來形成第一STI結構104：（1）將環形隔離溝槽蝕刻到半導體基底100中；（2）在環形隔離溝槽的內表面上形成例如氧化矽或氮化矽襯裡的襯裡層；（3）以例如二氧化矽或HDPCVD氧化物的溝槽填充絕緣層，填充環形隔離溝槽；以及（4）執行化學機械拋光（CMP）以去除環形隔離溝槽外部的過量溝槽填充絕緣層。
電容器結構1還包括圍繞第一STI結構104和第一垂直擴散板110的第二垂直擴散板210。當從上方觀看時，如圖1中能夠看到的，第二垂直擴散板210是環繞環形第一STI結構104的環形形狀的環。第二垂直擴散板210由第一STI結構104和第二STI結構105限定和隔離。第二STI結構105也是環形形狀的溝槽隔離，其電性隔離第二垂直擴散板210。可以透過如先前描述的STI製程步驟來形成第二STI結構105。
根據本發明的一個實施例，第二垂直擴散板210是由第一STI結構104和第二STI結構105限定和隔離的矽主動區域。根據本發明的一個實施例，同樣地，第二垂直擴散板210是P型摻雜的。例如，透過使用適合的硬遮罩來執行離子阱注入製程（離子阱注入製程通常被執行以在CMOS邏輯電路區中形成離子阱），可以將例如硼等的P型摻雜劑注入到由第一STI結構104和第二STI結構105限定和隔離的矽主動區域中，由此形成第一垂直擴散板110和第二垂直擴散板210。可以在第二垂直擴散板210的表面處形成P型重摻雜區（P +區）211。
根據本發明的一個實施例，如圖2中能夠看到的，電容器C 1（矽-至-矽電容器）可以形成於第一垂直擴散板110與第二垂直擴散板210之間，環形第一STI結構104介於其間用作電容器介電層。多個第一接觸元件CT 1可以設置在第一垂直擴散板110上。透過多個第一接觸元件CT 1和金屬互聯410，第一垂直擴散板110可以電耦合至電容器結構1的陰極，電容器結構1的陰極被提供有第一電壓。多個第二接觸元件CT 2可以設置在第二垂直擴散板210上。透過多個第二接觸元件CT 2和金屬互聯420，第二垂直擴散板210可以電耦合至電容器結構1的陽極，電容器結構1的陽極被提供有第二電壓。根據本發明的一個實施例，第二電壓高於第一電壓。
根據本發明的一個實施例，在電容器結構1的底部處提供例如高電壓N阱（HVNW）的N阱101，以將第一垂直擴散板110與第二垂直擴散板210彼此隔離。根據本發明的一個實施例，形成於半導體基底100中的N阱101可以電耦合至電容器結構1的陽極（或第二電壓），由此在第一垂直擴散板110的底部與N阱101之間形成反向偏壓的PN接面113，並且在第二垂直擴散板210的底部與N阱101之間形成反向偏壓的PN接面213。N阱101能夠在電容器結構1與相鄰的電路元件之間提供隔離和防止干擾。
根據本發明的一個實施例，反向偏壓的PN接面113和反向偏壓的PN接面213可以與環形第一STI結構104的底表面和第二STI結構105的底表面大致齊平，但是不限於此。
根據本發明的一個實施例，例如電阻器等的被動元件302和被動元件304可以形成於第一STI結構104的頂表面上，並且例如電阻器等的被動元件306可以形成於第二STI結構105的頂表面上。根據本發明的一個實施例，被動元件302、304、以及306可以由多晶矽構成，但是不限於此。根據本發明的一個實施例，被動元件302、304、以及306分別僅形成於第一STI結構104和第二STI結構105上。將理解，圖1中示例的被動元件302、304、以及306的佈局和數量僅用於示例目的。
根據本發明的一個實施例，電容器結構1還可以包括圍繞第二STI結構105、第二垂直擴散板210、第一STI結構104、以及第一垂直擴散板110的第三垂直擴散板120。當從上方觀看時，如圖1中能夠看到的，第三垂直擴散板120是環繞環形第二STI結構105的環形形狀的環。第三垂直擴散板120由第二STI結構105和第三STI結構106限定和隔離。第三STI結構106也是環形形狀的溝槽隔離，其電性隔離第三垂直擴散板120。可以透過如先前描述的STI製程步驟來形成第三STI結構106。根據本發明的一個實施例，第三STI結構106、第三垂直擴散板120、第二STI結構105、第二垂直擴散板210、以及第一STI結構104與最裡面的第一垂直擴散板110同心地排列。
根據本發明的一個實施例，第三垂直擴散板120是由第二STI結構105和第三STI結構106限定和隔離的矽主動區域。根據本發明的一個實施例，同樣地，第三垂直擴散板120是P型摻雜的。例如，透過使用適合的硬遮罩來執行離子阱注入製程（離子阱注入製程通常被執行以在CMOS邏輯電路區中形成離子阱），可以將例如硼等的P型摻雜劑注入到由第二STI結構105和第三STI結構106限定和隔離的矽主動區域中，由此形成第一垂直擴散板110、第二垂直擴散板210、和第三垂直擴散板120。可以在第三垂直擴散板120的表面處形成P型重摻雜區（P +區）121。
根據本發明的一個實施例，如圖2中能夠看到的，電容器C 2（矽-至-矽電容器）可以形成於第二垂直擴散板210與第三垂直擴散板120之間，環形第二STI結構105介於其間用作電容器介電層。多個第三接觸元件CT 3可以設置在第三垂直擴散板120上。透過多個第三接觸元件CT 3和金屬互聯410，第三垂直擴散板120可以電耦合至電容器結構1的陰極，電容器結構1的陰極被提供有第一電壓。因此，根據本發明的一個實施例，如圖2中能夠看到的，第一垂直擴散板110和第三垂直擴散板120均電耦合至陰極。
根據本發明的一個實施例，例如電阻器等的被動元件308可以形成於第三STI結構106的頂表面上。根據本發明的一個實施例，被動元件308可以由多晶矽構成，但是不限於此。根據本發明的一個實施例，被動元件308僅形成於第三STI結構106上。將理解，圖1中示例的被動元件308的佈局和數量僅用於示例目的。
根據本發明的一個實施例，電容器結構1還可以包括圍繞第三STI結構106、第三垂直擴散板120、第二STI結構105、第二垂直擴散板210、第一STI結構104、以及第一垂直擴散板110的第四垂直擴散板220。當從上方觀看時，如圖1中能夠看到的，第四垂直擴散板220是環繞環形第三STI結構106的環形形狀的環。第四垂直擴散板220由第三STI結構106和第四STI結構107限定和隔離。第四STI結構107也是環形形狀的溝槽隔離，其電性隔離第四垂直擴散板220。可以透過如先前描述的STI製程步驟來形成第二四STI結構107。根據本發明的一個實施例，第四STI結構107、第四垂直擴散板220、第三STI結構106、第三垂直擴散板120、第二STI結構105、第二垂直擴散板210、以及第一STI結構104與最裡面的第一垂直擴散板110同心地排列。
根據本發明的一個實施例，第四垂直擴散板220是由第三STI結構106和第四STI結構107限定和隔離的矽主動區域。根據本發明的一個實施例，同樣地，第四垂直擴散板220是P型摻雜的。例如，透過使用適合的硬遮罩來執行離子阱注入製程（離子阱注入製程通常被執行以在CMOS邏輯電路區中形成離子阱），可以將例如硼等的P型摻雜劑注入到由第三STI結構106和第四STI結構107限定和隔離的矽主動區域中，由此形成第一垂直擴散板110、第二垂直擴散板210、第三垂直擴散板120、以及第四垂直擴散板220。可以在第四垂直擴散板220的表面處形成P型重摻雜區（P +區）221。
根據本發明的一個實施例，如圖2中能夠看到的，電容器C 3（矽-至-矽電容器）可以形成於第三垂直擴散板120與第四垂直擴散板220之間，環形第三STI結構106介於其間用作電容器介電層。多個第四接觸元件CT 4可以設置在第四垂直擴散板220上。透過多個第四接觸元件CT 4和金屬互聯420，第四垂直擴散板220可以電耦合至電容器結構1的陽極，電容器結構1的陽極被提供有第二電壓。因此，根據本發明的一個實施例，如圖2中能夠看到的，第二垂直擴散板210和第四垂直擴散板220均電耦合至陽極。
根據本發明的一個實施例，例如電阻器等的被動元件310可以形成於第四STI結構107的頂表面上。根據本發明的一個實施例，被動元件310可以由多晶矽構成，但是不限於此。根據本發明的一個實施例，被動元件310僅形成於第四STI結構107上。將理解，圖1中示例的被動元件310的佈局和數量僅用於示例目的。
根據本發明的一個實施例，N阱101包括圍繞第四STI結構107的環形垂直部分101a。P型重摻雜區（P +區）可以形成於環形垂直部分101a的表面處。多個第五接觸元件CT 5可以設置在環形垂直部分101a上。透過多個第五接觸元件CT 5和金屬互聯420，N阱101可以電耦合至電容器結構1的陽極，電容器結構1的陽極被提供有第二電壓。
結構上，所述電容器結構1包含：第一導電類型的半導體基底100；設置於所述半導體基底100中的所述第一導電類型的第一垂直擴散板110；設置於所述半導體基底100中並且圍繞所述第一垂直擴散板110的第一淺溝槽隔離（STI）結構104；設置於所述半導體基底100中並且圍繞所述第一STI結構104的所述第一導電類型的第二垂直擴散板210；以及設置於所述半導體基底100中的第二導電類型的離子阱101。所述離子阱101直接設置在所述第一垂直擴散板110、所述第一STI結構104和所述第二垂直擴散板210之下。
根據一些實施例，所述第一導電類型是P型且所述第二導電類型是N型。
根據一些實施例，所述離子阱101將所述第一垂直擴散板110與所述第二垂直擴散板210隔離。
根據一些實施例，所述第一垂直擴散板110電耦合至第一電壓，且所述第二垂直擴散板210電耦合至第二電壓，其中，所述第二電壓高於所述第一電壓。
根據一些實施例，電容器C 1形成於所述第一垂直擴散板110與所述第二垂直擴散板210之間，所述第一STI結構104介於所述第一垂直擴散板110與所述第二垂直擴散板210之間用作電容器介電層。
根據一些實施例，所述電容器結構1還包括：所述第一導電類型的第一重摻雜區111，設置於所述第一垂直擴散板110的表面處；以及所述第一導電類型的第二重摻雜區211，設置於所述第二垂直擴散板210的表面處。
根據一些實施例，所述電容器結構1還包括：設置於所述半導體基底100中的第二淺溝槽隔離（STI）結構105。所述第二STI結構105圍繞所述第二垂直擴散板210、所述第一STI結構104、以及所述第一垂直擴散板110。
根據一些實施例，所述第二STI結構105、所述第二垂直擴散板210、所述第一STI結構104與所述第一垂直擴散板110同心地排列。
根據一些實施例，所述第一垂直擴散板110和所述第二垂直擴散板210是由所述第一STI結構104和所述第二STI結構105限定和隔離的矽主動區域。
根據一些實施例，所述電容器結構1還包括直接在所述第一STI結構104或所述第二STI結構105的頂表面上的被動元件302、306。
根據一些實施例，所述被動元件302、306包括電阻器。根據一些實施例，所述被動元件302、306包括多晶矽。
根據一些實施例，所述電容器結構還包括：第三垂直擴散板120，圍繞所述第二STI結構105、所述第二垂直擴散板210、所述第一STI結構104、以及所述第一垂直擴散板110；以及第三淺溝槽隔離（STI）結構106，圍繞所述第三垂直擴散板120、所述第二STI結構105、所述第二垂直擴散板210、所述第一STI結構104、以及所述第一垂直擴散板110。
根據一些實施例，所述電容器結構1還包括：第四垂直擴散板220，圍繞所述第三STI結構106、所述第三垂直擴散板120、所述第二STI結構105、所述第二垂直擴散板210、所述第一STI結構104、以及所述第一垂直擴散板110；以及第四淺溝槽隔離（STI）結構107，圍繞所述第四垂直擴散板220、所述第三STI結構106、所述第三垂直擴散板120、所述第二STI結構105、所述第二垂直擴散板210、所述第一STI結構104、以及所述第一垂直擴散板110。
根據一些實施例，所述第二垂直擴散板210、所述第四垂直擴散板220以及所述離子阱101電耦合至陽極，並且所述第一垂直擴散板110和所述第三垂直擴散板120電耦合至陰極。
根據一些實施例，所述離子阱101包括圍繞所述第四STI結構107的環形垂直部分。
根據一些實施例，所述半導體基底100是矽基底。
請參照圖3至圖5，圖3至圖5是示出根據本發明的另一實施例的用於製造電容器結構的示範性方法的示意性橫截面圖示，其中，相似的區、層、或元件由相似的數字號碼標記。
如圖3中示出的，例如P型矽基底的半導體基底100的區域P2經受如先前所述的STI製程，由此形成主動區域和STI結構的同心環，同心環包含例如由第一STI結構104、第二垂直擴散板210、第二STI結構105、第三垂直擴散板120、第三STI結構106、第四垂直擴散板220、以及第四STI結構107圍繞的第一垂直擴散板110。構圖的多晶矽層形成於STI結構上。構圖的多晶矽層可以形成例如被動元件302~310的被動元件。
如圖4中示出的，隨後，半導體基底100的區域P2經受例如高電壓N阱注入的離子阱注入。例如，將例如磷或砷的N型摻雜劑注入到半導體基底100中，由此形成N阱101。半導體基底100的區域P2也經受數次離子注入製程，以形成P型摻雜的第一垂直擴散板110、P型摻雜的第二垂直擴散板210、P型摻雜的第三垂直擴散板120、P型摻雜的第四垂直擴散板220、P +區111、121、211、221、以及N +區102。
如圖5中示出的，介電層（未示出）沉積於半導體基底100上。隨後，接觸元件CT 1~CT 5分別形成於P +區111、121、211、221、以及N +區102上。然後透過執行CMOS後端製程將金屬互聯410和420形成於半導體基底100上。根據一些實施例，第二垂直擴散板210、第四垂直擴散板220以及離子阱101電耦合至陽極（相對較高的電壓），並且第一垂直擴散板110和第三垂直擴散板120電耦合至陰極（相對較低的電壓）。透過提供該配置，反向偏壓的PN接面113、213可以形成於P型摻雜的垂直擴散板與N阱101之間，由此改善電容器結構的隔離。
本領域技術人員將容易地觀察到可以在保持本發明的教導的同時進行元件和方法的許多修改和更改。因而，以上公開應當被視為僅由所附權利要求的邊界和界限限制。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧電容器結構
100‧‧‧半導體基底
101‧‧‧N阱
101a‧‧‧環形垂直部分
102‧‧‧N+區
104‧‧‧第一淺溝槽隔離(STI)結構
105‧‧‧第二STI結構
106‧‧‧第三STI結構
107‧‧‧第四STI結構
110‧‧‧第一垂直擴散板
111、121、211、221‧‧‧P型重摻雜區（P+區）
113、213‧‧‧PN接面
120‧‧‧第三垂直擴散板
210‧‧‧第二垂直擴散板
220‧‧‧第四垂直擴散板
302、304、306、308、310‧‧‧被動元件
410、420‧‧‧金屬互聯
C 1、C2、C3‧‧‧電容器
CT1‧‧‧第一接觸元件
CT2‧‧‧第二接觸元件
CT3‧‧‧第三接觸元件
CT4‧‧‧第四接觸元件
CT5‧‧‧第五接觸元件
P2‧‧‧區域
併入於此並形成說明書的部分的附圖示例了本發明的實施例，並且與描述一起，還用於解釋本發明的原理，並使得本領域技術人員能夠實現並使用本發明。 圖1是示出根據本發明的一個實施例的在半導體基底中製造的電容器結構的示範性佈局結構的示意性圖示。 圖2是沿圖1中的線I-I’取得的示意性橫截面視圖。 圖3至圖5是示出根據本發明的另一實施例的用於製造電容器結構的示範性方法的示意性橫截面圖示。 將參照附圖描述本發明的實施例。
1‧‧‧電容器結構
100‧‧‧半導體基底
101‧‧‧N阱
101a‧‧‧環形垂直部分
102‧‧‧N+區
104‧‧‧第一淺溝槽隔離(STI)結構
105‧‧‧第二STI結構
106‧‧‧第三STI結構
107‧‧‧第四STI結構
110‧‧‧第一垂直擴散板
111、121、211、221‧‧‧P型重摻雜區(P+區)
113、213‧‧‧PN接面
120‧‧‧第三垂直擴散板
210‧‧‧第二垂直擴散板
220‧‧‧第四垂直擴散板
302、304、306、308、310‧‧‧被動元件
410、420‧‧‧金屬互聯
C1、C2、C3‧‧‧電容器
CT1‧‧‧第一接觸元件
CT2‧‧‧第二接觸元件
CT3‧‧‧第三接觸元件
CT4‧‧‧第四接觸元件
CT5‧‧‧第五接觸元件
P2‧‧‧區域

Claims (19)

  1. 一種電容器結構，包括：一第一導電類型的一半導體基底；設置於所述半導體基底中的所述第一導電類型的一第一垂直擴散板；設置於所述半導體基底中的一第一淺溝槽隔離(STI)結構，並且所述第一STI結構圍繞所述第一垂直擴散板；設置於所述半導體基底中的所述第一導電類型的一第二垂直擴散板，並且所述第二垂直擴散板圍繞所述第一STI結構；以及設置於所述半導體基底中的一第二導電類型的一離子阱，其中，所述離子阱直接設置在所述第一垂直擴散板、所述第一STI結構和所述第二垂直擴散板之下，其中，所述離子阱將所述第一垂直擴散板與所述第二垂直擴散板隔離。
  2. 如申請專利範圍第1項所述的電容器結構，其中，所述第一導電類型是P型且所述第二導電類型是N型，或所述第一導電類型是N型且所述第二導電類型是P型。
  3. 如申請專利範圍第1項所述的電容器結構，其中，所述第一垂直擴散板電耦合至一第一電壓，且所述第二垂直擴散板電耦合至一第二電壓，其中，所述第二電壓高於所述第一電壓。
  4. 如申請專利範圍第1項所述的電容器結構，其中，一電容器形成於所述第一垂直擴散板與所述第二垂直擴散板之間，所述第一STI結構介於所述第一垂直擴散板與所述第二垂直擴散板之間用作所述電容器的介電層。
  5. 如申請專利範圍第1項所述的電容器結構，還包括：所述第一導電類型的一第一重摻雜區，設置於所述第一垂直擴散板的表面處；以及所述第一導電類型的一第二重摻雜區，設置於所述第二垂直擴散板的表面處。
  6. 如申請專利範圍第1項所述的電容器結構，還包括：設置於所述半導體基底中的一第二淺溝槽隔離(STI)結構，並且所述第二STI結構圍繞所述第二垂直擴散板、所述第一STI結構、以及所述第一垂直擴散板。
  7. 如申請專利範圍第6項所述的電容器結構，其中，所述第二STI結構、所述第二垂直擴散板、所述第一STI結構與所述第一垂直擴散板同心地排列。
  8. 如申請專利範圍第6項所述的電容器結構，其中，所述第一垂直擴散板和所述第二垂直擴散板是由所述第一STI結構和所述第二STI結構限定和隔離的一矽主動區域。
  9. 如申請專利範圍第6項所述的電容器結構，還包括：一被動元件，直接設置在所述第一STI結構或所述第二STI結構的頂表面上。
  10. 如申請專利範圍第9項所述的電容器結構，其中，所述被動元件包括電阻器。
  11. 如申請專利範圍第9項所述的電容器結構，其中，所述被動元件包括多晶矽。
  12. 如申請專利範圍第6項所述的電容器結構，還包括：一第三垂直擴散板，圍繞所述第二STI結構、所述第二垂直擴散板、所述第一STI結構、以及所述第一垂直擴散板；以及一第三淺溝槽隔離(STI)結構，圍繞所述第三垂直擴散板、所述第二STI結構、所述第二垂直擴散板、所述第一STI結構、以及所述第一垂直擴散板。
  13. 如申請專利範圍第12項所述的電容器結構，還包括：一第四垂直擴散板，圍繞所述第三STI結構、所述第三垂直擴散板、所述第二STI結構、所述第二垂直擴散板、所述第一STI結構、以及所述第一垂直擴散板；以及一第四淺溝槽隔離(STI)結構，圍繞所述第四垂直擴散板、所述第三STI結構、所述第三垂直擴散板、所述第二STI結構、所述第二垂直擴散板、所述第一STI結構、以及所述第一垂直擴散板。
  14. 如申請專利範圍第13項所述的電容器結構，其中，所述第二垂直擴散板、所述第四垂直擴散板以及所述離子阱電耦合至一陽極，並且其中，所述第一垂直擴散板和所述第三垂直擴散板電耦合至一陰極。
  15. 如申請專利範圍第13項所述的電容器結構，其中，所述離子阱包括圍繞所述第四STI結構的一環形垂直部分。
  16. 如申請專利範圍第1項所述的電容器結構，其中，所述半導體基底是矽基底。
  17. 一種電容器結構，包括：一第一導電類型的一半導體基底；設置於所述半導體基底中的所述第一導電類型的一第一垂直擴散板；設置於所述半導體基底中的一第一淺溝槽隔離(STI)結構，並且所述第一STI結構圍繞所述第一垂直擴散板；設置於所述半導體基底中的所述第一導電類型的一第二垂直擴散板，並且所述第二垂直擴散板圍繞所述第一STI結構；以及設置於所述半導體基底中的一第二導電類型的一離子阱，其中，所述離子阱直接設置在所述第一垂直擴散板、所述第一STI結構和所述第二垂直擴散板之下，其中，所述第二垂直擴散板電耦合至所述電容器結構的一陽極，並且所述第一垂直擴散板電耦合至所述電容器結構的一陰極。
  18. 如申請專利範圍第17項所述的電容器結構，還包括：設置於所述半導體基底中的一第二淺溝槽隔離(STI)結構，並且所述第二STI結構圍繞所述第二垂直擴散板、所述第一STI結構、以及所述第一垂直擴散板。
  19. 如申請專利範圍第18項所述的電容器結構，其中，所述第二STI結構、所述第二垂直擴散板、所述第一STI結構與所述第一垂直擴散板同心地排列。
TW108107614A 2019-01-30 2019-03-07 具有垂直擴散板的電容器結構 TWI682551B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/CN2019/073987 WO2020154977A1 (en) 2019-01-30 2019-01-30 Capacitor structure having vertical diffusion plates
WOPCT/CN2019/073987 2019-01-30

Publications (2)

Publication Number Publication Date
TWI682551B true TWI682551B (zh) 2020-01-11
TW202029515A TW202029515A (zh) 2020-08-01

Family

ID=66938503

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108107614A TWI682551B (zh) 2019-01-30 2019-03-07 具有垂直擴散板的電容器結構

Country Status (7)

Country Link
US (2) US10937912B2 (zh)
EP (1) EP3850665B1 (zh)
JP (1) JP7178496B2 (zh)
KR (1) KR102635376B1 (zh)
CN (2) CN109891585B (zh)
TW (1) TWI682551B (zh)
WO (1) WO2020154977A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113039643A (zh) 2020-09-02 2021-06-25 长江存储科技有限责任公司 半导体器件中的片上电容器及其形成方法
TWI753749B (zh) * 2020-11-13 2022-01-21 大陸商長江存儲科技有限責任公司 半導體元件中的片上電容器及其形成方法
US11854880B2 (en) * 2021-02-25 2023-12-26 Changxin Memory Technologies, Inc. Memory device and method for manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100084729A1 (en) * 2008-08-29 2010-04-08 Gary Steinbrueck Integrated photodiode for semiconductor substrates
US20150076557A1 (en) * 2013-01-30 2015-03-19 Analog Devices, Inc. Signal io protection devices referenced to single power supply and methods of forming the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6319772B1 (en) * 2000-10-30 2001-11-20 Chartered Semiconductor Manufacturing Ltd. Method for making low-leakage DRAM structures using selective silicon epitaxial growth (SEG) on an insulating layer
US6828211B2 (en) * 2002-10-01 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control
US7321516B2 (en) * 2004-02-19 2008-01-22 Stmicroelectronics, S.R.L. Biasing structure for accessing semiconductor memory cell storage elements
US7227769B2 (en) * 2004-03-08 2007-06-05 Fujitsu Limited Semiconductor memory
JP4157528B2 (ja) * 2004-03-08 2008-10-01 富士通株式会社 半導体メモリ
US7193262B2 (en) * 2004-12-15 2007-03-20 International Business Machines Corporation Low-cost deep trench decoupling capacitor device and process of manufacture
DE102005030638A1 (de) 2005-06-30 2007-01-11 Infineon Technologies Ag Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung
US7494933B2 (en) * 2006-06-16 2009-02-24 Synopsys, Inc. Method for achieving uniform etch depth using ion implantation and a timed etch
JP4427534B2 (ja) 2006-09-29 2010-03-10 株式会社東芝 Ｍｏｓキャパシタ、チャージポンプ回路、及び半導体記憶回路
JP2008117996A (ja) 2006-11-07 2008-05-22 Matsushita Electric Ind Co Ltd 半導体装置
US8963223B2 (en) * 2010-03-01 2015-02-24 Broadcom Corporation Scalable integrated MIM capacitor using gate metal
US8334571B2 (en) * 2010-03-25 2012-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Junction varactor for ESD protection of RF circuits
CN102214640A (zh) * 2010-04-08 2011-10-12 联发科技股份有限公司 半导体装置
JP5141740B2 (ja) 2010-10-04 2013-02-13 株式会社デンソー 半導体装置およびその製造方法
JP5585665B2 (ja) 2011-01-17 2014-09-10 富士通株式会社 半導体装置及びその製造方法
CN102738128B (zh) * 2011-03-30 2015-08-26 香港科技大学 大电感值集成磁性感应器件及其制造方法
US8546243B2 (en) * 2011-05-24 2013-10-01 International Business Machines Corporation Dual contact trench resistor and capacitor in shallow trench isolation (STI) and methods of manufacture
JP2014075499A (ja) 2012-10-05 2014-04-24 Panasonic Corp 半導体装置および当該半導体装置を用いた半導体リレー
CN102956620B (zh) * 2012-12-03 2017-03-01 上海集成电路研发中心有限公司 Mos晶体管结电容测试结构及表征方法
US9184281B2 (en) * 2013-10-30 2015-11-10 Infineon Technologies Ag Method for manufacturing a vertical semiconductor device and vertical semiconductor device
US9653342B2 (en) * 2014-11-19 2017-05-16 Texas Instruments Incorporated Trench having thick dielectric selectively on bottom portion
KR101872069B1 (ko) * 2015-05-22 2018-06-28 매그나칩 반도체 유한회사 플로팅 구조를 갖는 쇼트키 다이오드
US9812580B1 (en) 2016-09-06 2017-11-07 Qualcomm Incorporated Deep trench active device with backside body contact
US10134830B2 (en) * 2016-09-13 2018-11-20 Texas Instruments Incorporated Integrated trench capacitor
US9905707B1 (en) * 2016-10-28 2018-02-27 Globalfoundries Inc. MOS capacitive structure of reduced capacitance variability
US9929148B1 (en) * 2017-02-22 2018-03-27 Globalfoundries Inc. Semiconductor device including buried capacitive structures and a method of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100084729A1 (en) * 2008-08-29 2010-04-08 Gary Steinbrueck Integrated photodiode for semiconductor substrates
US20150076557A1 (en) * 2013-01-30 2015-03-19 Analog Devices, Inc. Signal io protection devices referenced to single power supply and methods of forming the same

Also Published As

Publication number Publication date
EP3850665A4 (en) 2022-04-13
US20210184055A1 (en) 2021-06-17
CN109891585B (zh) 2020-03-27
CN111261617A (zh) 2020-06-09
EP3850665B1 (en) 2023-11-15
TW202029515A (zh) 2020-08-01
EP3850665A1 (en) 2021-07-21
CN111261617B (zh) 2021-02-19
US11456390B2 (en) 2022-09-27
US20200243692A1 (en) 2020-07-30
JP2022509248A (ja) 2022-01-20
JP7178496B2 (ja) 2022-11-25
KR20210071042A (ko) 2021-06-15
CN109891585A (zh) 2019-06-14
WO2020154977A1 (en) 2020-08-06
KR102635376B1 (ko) 2024-02-07
US10937912B2 (en) 2021-03-02

Similar Documents

Publication Publication Date Title
US7193262B2 (en) Low-cost deep trench decoupling capacitor device and process of manufacture
US20210184055A1 (en) Capacitor structure having vertical diffusion plates
US20120261804A1 (en) Vertical substrate diode, method of manufacture and design structure
TWI692854B (zh) 具有垂直擴散板的電容器結構
CN111180344B (zh) 三维堆叠结构及制备方法
US7098102B2 (en) Shallow trench isolation structure and dynamic random access memory, and fabricating methods thereof
CN110085608B (zh) 一种高性能cmos成像传感器结构及其制作方法
US9269616B2 (en) Semiconductor device structure and method of forming
US7709926B2 (en) Device structures for active devices fabricated using a semiconductor-on-insulator substrate and design structures for a radiofrequency integrated circuit
US7790564B2 (en) Methods for fabricating active devices on a semiconductor-on-insulator substrate utilizing multiple depth shallow trench isolations
WO2022047644A1 (en) On-chip capacitor structures in semiconductor devices
CN111162046B (zh) 三维堆叠结构及制备方法
US20100075484A1 (en) Soi device with contact trenches formed during epitaxial growing
US6528383B1 (en) Simultaneous formation of deep trench capacitor and resistor
TWI695479B (zh) 具有高靜電防護能力之二極體及其形成方法