JP5585665B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
バンドギャップが広い化合物半導体であるＧａＮは、その材料物性により高耐圧で高速動作が可能なデバイスの材料として有望であり、特に高耐圧かつ大電流動作をさせるような電源デバイスへの適用が期待されている。また、ショットキーバリアダイオード（ＳＢＤ）はｐｎダイオードよりも高速応答性及び低損失な点で優れている。このため、ＧａＮを用いたＳＢＤ（ＧａＮ系ＳＢＤ）が、次世代の低消費電源デバイスとして期待される。
ＧａＮ系ＳＢＤの損失を低減するためには、ＳＢＤのオン電圧を下げることが重要である。また、オン電圧を下げるためには、アノード電極に仕事関数が小さな金属を用いることが有効である。これは、金属と化合物半導体との界面のショットキーバリア高さが低くなって、順方向の立ち上がり電圧が低くなるからである。その一方で、仕事関数が小さな金属を用いると、逆バイアスが印加された際に生じる空乏層が薄くなるため、十分なオフ耐圧を得ることが困難である。このように、低いオン電圧及び高いオフ耐圧を両立させることは困難である。
低オン電圧及び高オフ耐圧の両立に関し、ショットキーバリア高さが低い金属と、その周囲に形成されたショットキーバリア高さが高い金属とを組み合わせたアノード電極の構造が提案されている。しかしながら、このような構造のアノード電極を形成するためには、一方の金属を形成した後に、他方の金属の成膜及びパターニングを行う必要がある。このため、化合物半導体の表面の清浄化に用いる薬液等が制限され、金属と化合物半導体との界面の清浄化を十分に行うことが困難である。このため、ショットキー特性が低下したり、デバイスの歩留まりが低下したりしてしまう。
特開２００４−３１８９６号公報
本発明は、低オン電圧及び高オフ耐圧を両立することができる半導体装置及びその製造方法を提供することを目的とする。
半導体装置の一態様には、半導体層と、前記半導体層とショットキー接合したショットキー電極と、が設けられている。前記ショットキー電極には、前記半導体層とショットキー接合した金属を含む金属部と、前記金属部の周囲に形成され、前記金属の窒化物を含み、前記半導体層とショットキー接合し、前記半導体層より抵抗の小さい窒化物部と、が含まれている。
電源装置の一態様には、半導体装置が設けられている。前記半導体装置には、半導体層と、前記半導体層とショットキー接合したショットキー電極と、が設けられている。前記ショットキー電極には、前記半導体層とショットキー接合した金属を含む金属部と、前記金属部の周囲に形成され、前記金属の窒化物を含み、前記半導体層とショットキー接合し、前記半導体層より抵抗の小さい窒化物部と、が含まれている。
半導体装置の製造方法の一態様では、半導体層とショットキー接合した金属膜を形成し、前記金属膜の周縁部を窒化して、前記金属膜から、前記半導体層とショットキー接合した金属部と、前記金属部の周囲に位置し、前記半導体層とショットキー接合し、前記半導体層より抵抗の小さい窒化物部と、を形成する。
上記の半導体装置等によれば、ショットキー電極に含まれる金属部によりオン電圧を低下させることができ、窒化物部によりオフ耐圧を向上することができる。
図１Ａは、第１の実施形態に係る半導体装置の構造を示す平面図である。 図１Ｂは、図１Ａ中のＩ−Ｉ線に沿った断面図である。 図２Ａは、金属膜及び半導体層の伝導帯の関係を示す図である。 図２Ｂは、窒化物膜及び半導体層の伝導帯の関係を示す図である。 図３Ａは、第２の実施形態に係る半導体装置の構造を示す断面図である。 図３Ｂは、窒化物膜及び半導体層の伝導帯の関係を示す図である。 図４は、第３の実施形態に係る半導体装置の構造を示す断面図である。 図５Ａは、第３の実施形態に係る半導体装置を製造する方法を示す断面図である。 図５Ｂは、図５Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図５Ｃは、図５Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図５Ｄは、図５Ｃに引き続き、半導体装置を製造する方法を示す断面図である。 図５Ｅは、図５Ｄに引き続き、半導体装置を製造する方法を示す断面図である。 図５Ｆは、図５Ｅに引き続き、半導体装置を製造する方法を示す断面図である。 図６Ａは、第４の実施形態に係る半導体装置を製造する方法を示す断面図である。 図６Ｂは、図６Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図６Ｃは、図６Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ａは、第５の実施形態に係る半導体装置を製造する方法を示す断面図である。 図７Ｂは、図７Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｃは、図７Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｄは、図７Ｃに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｅは、図７Ｄに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｆは、図７Ｅに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｇは、図７Ｆに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｈは、図７Ｇに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｉは、図７Ｈに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｊは、図７Ｉに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｋは、図７Ｊに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ｌは、図７Ｋに引き続き、半導体装置を製造する方法を示す断面図である。 図８Ａは、電極のレイアウトを示す図である。 図８Ｂは、配線のレイアウトを示す図である。 図９は、レイアウトの変形例を示す図である。 図１０は、ＧａＮ系ＳＢＤを含むＳＢＤパッケージを示す図である。 図１１は、図１０に示すＳＢＤパッケージを含むＰＦＣ回路を示す図である。 図１２は、図１１に示すＰＦＣ回路を含むサーバ電源を示す図である。
以下、実施形態について、添付の図面を参照して具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１Ａは、第１の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す平面図であり、図１Ｂは、図１Ａ中のＩ−Ｉ線に沿った断面図である。
第１の実施形態では、図１Ａ及び図１Ｂに示すように、半導体層１上にショットキー電極２が形成されている。また、半導体層１の裏面にオーミック電極３が形成されている。ショットキー電極２には、半導体層１とショットキー接合した金属を含む金属膜２ａ、及び金属膜２ａの周囲に形成され、半導体層１とショットキー接合した窒化物膜２ｂが含まれている。窒化物膜２ｂには、金属膜２ａに含まれる金属の窒化物が含まれている。つまり、窒化物膜２ｂには、金属膜２ａに含まれる物質よりも仕事関数が低い物質が含まれている。
このように構成された第１の実施形態では、金属膜２ａ及び窒化物膜２ｂ間に仕事関数の相違があるため、図２Ａ及び図２Ｂに示すように、窒化物膜２ｂと半導体層１との間のショットキーバリア高さが、金属膜２ａと半導体層１との間のショットキーバリア高さよりも高い。従って、順バイアスが印加されると、金属膜２ａと半導体層１との間で、窒化物膜２ｂと半導体層１との間よりも先に電流が流れる。このため、金属膜２ａの仕事関数が低いほど、順方向の立ち上がり電圧が低くなってオン電圧が低くなる。また、逆バイアスが印加されると、窒化物膜２ｂから半導体層１に空乏層が大きく広がり、ピンチオフが生じる。このため、金属膜２ａの仕事関数が低い場合であっても、十分なオフ耐圧を得ることができる。つまり、第１の実施形態によれば、低いオン電圧及び高いオフ耐圧を両立させることができる。また、窒化物膜２ｂは、例えば金属膜２ａと同一の材料の窒化により形成することができるため、２種類の金属を組み合わせる場合のような清浄性の低下を回避することが可能である。従って、高い信頼性を確保することもできる。
なお、ショットキー電極２中の金属膜２ａ及び窒化物膜２ｂの各割合は特に限定されないが、平面視で金属膜２ａの面積が窒化物膜２ｂの面積より大きいことが好ましい。
（第２の実施形態）
次に、第２の実施形態について説明する。図３Ａは、第２の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す断面図であり、図１Ａ中のＩ−Ｉ線に沿った断面を示している。
第２の実施形態では、図３Ａに示すように、半導体層１の窒化物膜２ｂと接合する部分に高抵抗領域４が形成されている。高抵抗領域４の抵抗は、半導体層１の金属膜２ａと接合する部分の抵抗よりも高い。他の構成は第１の実施形態と同様である。
このように構成された第２の実施形態では、高抵抗領域４が存在しているため、逆バイアスが印加された場合の空乏層の広がりがより大きなものとなる。従って、図３Ｂに示すように、ショットキーバリア高さが第１の実施形態と同程度であっても、高抵抗領域４及び半導体層１における伝導帯の変化が第１の実施形態のそれ（図３Ｂ中の破線）より緩やかになり、より高いオフ耐圧を得ることができる。
（第３の実施形態）
次に、第３の実施形態について説明する。図４は、第３の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す断面図である。
第３の実施形態では、図４に示すように、ｎ型のＧａＮ基板１１ａ上にｎ型のＧａＮ層１１ｂが形成されている。ＧａＮ基板１１ａには、例えばｎ型不純物としてＳｉが５×１０１７ｃｍ―３ドーピングされている。ＧａＮ層１１ｂには、例えばｎ型不純物としてＳｉが１×１０１６ｃｍ―３ドーピングされている。ＧａＮ層１１ｂの厚さは、例えば１μｍ程度である。ＧａＮ基板１１ａ及びＧａＮ層１１ｂが半導体層１１に含まれている。
ＧａＮ層１１ｂ上にパッシベーション膜１５が形成されている。パッシベーション膜１５には、アノード電極用の開口部１５ａが形成されている。パッシベーション膜１５としては、例えば厚さが４００ｎｍ程度のシリコン窒化膜が形成されている。
開口部１５ａ内にアノード電極１２（ショットキー電極）が形成されている。アノード電極１２には、ＧａＮ層１１ｂとショットキー接合したＴｉ膜１２ａ、及びＴｉ膜１２ａの周囲に形成され、ＧａＮ層１１ｂとショットキー接合したＴｉＮ膜１２ｂが含まれている。ＴｉＮ膜１２ｂの仕事関数はＴｉ膜１２ａのそれよりも低い。Ｔｉ膜１２ａ及びＴｉＮ膜１２ｂの厚さは、１μｍ程度である。ＴｉＮ膜１２ｂの端部はパッシベーション膜１５に乗り上がっている。
また、ＧａＮ基板１１ａの裏面にカソード電極１３（オーミック電極）が形成されている。カソード電極１３としては、例えば厚さが１０ｎｍ程度のＴｉ膜及び厚さが３００ｎｍ程度のＡｌ膜の積層膜が形成されている。
更に、ＧａＮ層１１ｂのＴｉＮ膜１２ｂと接合する部分に高抵抗領域１４が形成されている。高抵抗領域１４の抵抗は、ＧａＮ層１１ｂのＴｉ膜１２ａと接合する部分の抵抗よりも高い。
このように構成された第３の実施形態では、ＴｉＮ膜１２ｂと半導体層１１との間のショットキーバリア高さが、Ｔｉ膜１２ａと半導体層１１との間のショットキーバリア高さよりも高い。従って、順バイアスが印加されると、Ｔｉ膜１２ａと半導体層１１との間で、ＴｉＮ膜１２ｂと半導体層１１との間よりも先に電流が流れる。このため、オン電圧を低下させることができる。また、逆バイアスが印加されると、高抵抗領域１４との相乗効果によりＴｉＮ膜１２ｂから半導体層１１に空乏層が非常に大きく広がる。このため、十分なオフ耐圧を得ることができる。つまり、第３の実施形態によれば、低いオン電圧及び高いオフ耐圧を両立させることができる。
次に、第３の実施形態に係る半導体装置を製造する方法について説明する。図５Ａ〜図５Ｆは、第３の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図５Ａに示すように、ｎ型のＧａＮ基板１１ａ上にｎ型のＧａＮ層１１ｂを形成する。ＧａＮ層１１ｂは、例えば有機金属気相成長（ＭＯＣＶＤ：metal-organic chemical vapor deposition）法によりエピタキシャル成長させる。
次いで、図５Ｂに示すように、ＧａＮ基板１１ａの裏面にカソード電極１３を形成する。カソード電極１３の形成では、例えば蒸着法により、ＧａＮ基板１１ａの裏面上にＴｉ膜を形成し、その上にＡｌ膜を形成し、７００℃程度のＲＴＡ（rapid thermal annealing）を行う。このＲＴＡにより、オーミックが確立される。
その後、図５Ｃに示すように、ＧａＮ層１１ｂ上にパッシベーション膜１５を形成し、パッシベーション膜１５にアノード電極用の開口部１５ａを形成する。パッシベーション膜１５としては、例えばＣＶＤ法によりシリコン窒化膜を形成する。開口部１５ａの形成では、例えばフッ素系ガスを用いたドライエッチングを行う。
続いて、図５Ｄに示すように、縁部がパッシベーション膜１５に乗り上げるＴｉ膜１０を開口部１５ａ内に形成する。Ｔｉ膜１０は、例えばリフトオフ法により形成することができる。即ち、Ｔｉ膜１０を形成する領域を開口するレジストマスクを形成し、Ｔｉ膜の蒸着を行い、レジストマスクをその上のＴｉ膜と共に除去すれば、所望の領域にＴｉ膜１０を得ることができる。
次いで、図５Ｅに示すように、ＴｉＮ膜１２ｂを形成する予定の領域及び高抵抗領域１４を形成する予定の領域、例えば、Ｔｉ膜１０の周縁部を開口するマスク１０１を形成する。マスク１０１としては、例えばフォトレジストのマスクを形成する。その後、窒素をＴｉ膜１０及びＧａＮ層１１ｂにイオン注入する。このイオン注入の条件としては、注入深さのピークが、Ｔｉ膜１０とＧａＮ層１１ｂとの界面又はこの界面よりも僅かに深い箇所に現れるようなものを採用することが好ましい。また、Ｔｉ膜１０に注入深さのピークが現れるイオン注入、及びＧａＮ層１１ｂに注入深さのピークが現れるイオン注入の２回のイオン注入を行ってもよい。このようなイオン注入の条件は、例えば加速エネルギを調整することにより変更することができる。
このような窒素のイオン注入により、図５Ｆに示すように、Ｔｉ膜１０の窒素がイオン注入された部分がＴｉＮ膜１２ｂとなり、その内側の部分がＴｉ膜１２ａとして残存する。また、ＧａＮ層１１ｂの窒素がイオン注入された部分の抵抗が上昇し、ここに高抵抗領域１４が形成される。そして、マスク１０１を除去すれば、図４に示す構造が得られる。
この製造方法では、ＴｉＮ膜１２ｂをＴｉ膜１０の窒化により形成し、Ｔｉ膜１０の残部をＴｉ膜１２ａとしている。従って、Ｔｉ膜１０の形成後に金属膜を形成する必要がなく、Ｔｉ膜１０の形成前に清浄化処理を行っておけば、十分な清浄性を得ることができる。このため、高い信頼性を確保することもできる。
なお、Ｔｉ膜１０の窒化及び高抵抗領域１４の形成の際に、イオン注入に代えてプラズマ処理を行ってもよい。つまり、マスク１０１の開口部から露出している部分をＮ２プラズマに曝す処理を行ってもよい。
また、Ｔｉ膜及びＴｉＮ膜に代えてＴａ膜及びＴａＮ膜を用いてもよい。また、ＧａＮ基板１１ａ及びＧａＮ層１１ｂのキャリア濃度、並びにＧａＮ層１１ｂの厚さ等は、ショットキーバリアダイオードに要求されるオフ耐圧及びオン抵抗等の特性に応じて適宜変更してもよい。ＧａＮ層１１ｂとして、複数のＧａＮ系半導体（例えばＧａＮ及びＡｌＧａＮ）膜が積層された層を用いてもよい。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態では、複数個のＳＢＤを並列に接続する。図６Ａ〜図６Ｃは、第４の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、第３の実施形態と同様にして、図６Ａに示すように、ｎ型のＧａＮ基板２１ａ上にｎ型のＧａＮ層２１ｂを形成する。ＧａＮ基板２１ａ及びＧａＮ層２１ｂが半導体層２１に含まれる。次いで、第３の実施形態と同様にして、ＧａＮ基板２１ａの裏面にカソード電極２３を形成する。その後、第３の実施形態と同様にして、ＧａＮ層２１ｂ上にパッシベーション膜２５を形成し、パッシベーション膜２５にアノード電極用の開口部２５ａを複数個形成する。続いて、第３の実施形態と同様にして、縁部がパッシベーション膜２５に乗り上げるＴｉ膜を各開口部２５ａ内に形成し、マスクを用いた窒素のイオン注入を行う。この結果、ＧａＮ層２１ｂとショットキー接合したＴｉ膜２２ａ、及びＴｉ膜２２ａの周囲に形成され、ＧａＮ層２１ｂとショットキー接合したＴｉＮ膜２２ｂを備えたアノード電極２２が形成される。また、ＧａＮ層２１ｂのＴｉＮ膜２２ｂと接合する部分に、ＧａＮ層２１ｂのＴｉ膜２２ａと接合する部分よりも抵抗が高い高抵抗領域２４が形成される。
次いで、図６Ｂに示すように、Ｔｉ膜２２ａ及びＴｉＮ膜２２ｂを露出し、パッシベーション膜２５を覆うポリイミド膜２６を形成する。
その後、図６Ｃに示すように、各アノード電極２２を共通接続するアノード配線２７をポリイミド膜２６上に形成する。アノード配線２７としては、例えば厚さが２μｍ程度のＡｌ膜を形成する。
このようなＳＢＤ（半導体装置）の実装では、例えば、カソード電極２３をＡｇペースト等によってリードフレームにダイ付けし、Ａｌワイヤ等を介してアノード配線２７をリードフレームに接続すればよい。第３の実施形態でも、アノード電極１２に接続されるアノード配線を形成すれば、同様の実装が可能である。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態では、ＧａＮ系ＳＢＤ及びＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）を同一の基板上に形成する。図７Ａ〜図７Ｌは、第５の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図７Ａに示すように、基板４１上に、バッファ層４２、ノンドープのｉ−ＧａＮ層４３、及びｎ型のｎ−ＡｌＧａＮ層３１を、例えばＭＯＣＶＤ法等により形成する。基板４１としては、例えば半絶縁性のＳｉＣ基板、半絶縁性Ｓｉ基板、サファイア基板等を用いることができる。バッファ層４２としては、例えば厚さが１００ｎｍ程度のＧａＮ層又はＡｌＧａＮ層を形成する。例えば、ｉ−ＧａＮ層４３の厚さは２μｍ程度とし、ｎ−ＡｌＧａＮ層３１の厚さは２０ｎｍ程度とする。
次いで、図７Ｂに示すように、ＧａＮ系ＨＥＭＴを形成する予定の領域５１及びＧａＮ系ＳＢＤを形成する予定の領域５２を画定する素子分離領域４４を形成する。素子分離領域４４の形成では、例えばＡｒイオンをｉ−ＧａＮ層４３とｎ−ＡｌＧａＮ層３１とのヘテロ接合界面より深く注入すればよい。このようなイオン注入により、ｉ−ＧａＮ層４３の表層部に存在する２次元電子ガス（２ＤＥＧ）が分断される。
その後、図７Ｃに示すように、ｎ−ＡｌＧａＮ層３１上にパッシベーション膜３５を形成し、パッシベーション膜３５にアノード電極用の複数の開口部３５ａ、カソード電極用の複数の開口部３５ｃ、ゲート電極用の複数の開口部３５ｇ、ソース電極用の複数の開口部３５ｓ、及びドレイン電極用の複数の開口部３５ｄを形成する。パッシベーション膜３５としては、例えばＣＶＤ法により厚さが４００ｎｍ程度のシリコン窒化膜を形成する。開口部３５ａ、３５ｃ、３５ｇ、３５ｓ、及び３５ｄの形成では、例えばフッ素系ガスを用いたドライエッチングを行う。
続いて、図７Ｄに示すように、開口部３５ｃ内にカソード電極３３を形成し、開口部３５ｓ内にソース電極４５ｓを形成し、開口部３５ｄ内にドレイン電極４５ｄを形成する。カソード電極３３、ソース電極４５ｓ、及びドレイン電極４５ｄは、例えばリフトオフ法により形成することができる。即ち、カソード電極３３、ソース電極４５ｓ、及びドレイン電極４５ｄを形成する領域を開口するレジストマスクを形成し、例えば厚さが１０ｎｍ程度のＴｉ膜及び厚さが３００ｎｍ程度のＡｌ膜の蒸着を行い、レジストマスクをその上のＴｉ膜及びＡｌ膜と共に除去する。そして、７００℃程度のＲＴＡを行う。このＲＴＡにより、カソード電極３３、ソース電極４５ｓ、及びドレイン電極４５ｄのオーミックが確立される。
続いて、図７Ｅに示すように、開口部３５ｇ内にゲート電極４５ｇを形成する。ゲート電極４５ｇは、例えばリフトオフ法により形成することができる。即ちゲート電極４５ｇを形成する領域を開口するレジストマスクを形成し、例えば厚さが１０ｎｍ程度のＮｉ膜及び厚さが２００ｎｍ程度のＡｕ膜の蒸着を行い、レジストマスクをその上のＮｉ膜及びＡｕ膜と共に除去する。
次いで、図７Ｆに示すように、縁部がパッシベーション膜３５に乗り上げるＴｉ膜４０を開口部３５ａ内に形成する。Ｔｉ膜４０は、例えばリフトオフ法により形成することができる。即ち、Ｔｉ膜４０を形成する領域を開口するレジストマスクを形成し、Ｔｉ膜の蒸着を行い、レジストマスクをその上のＴｉ膜と共に除去すれば、所望の領域にＴｉ膜４０を得ることができる。
その後、図７Ｇに示すように、Ｔｉ膜４０の周縁部近傍を開口するマスク１１１を形成する。マスク１１１としては、例えばフォトレジストのマスクを形成する。続いて、第３の実施形態と同様にして、窒素をＴｉ膜４０及びｎ−ＡｌＧａＮ層３１にイオン注入する。
このような窒素のイオン注入により、図７Ｈに示すように、Ｔｉ膜４０の窒素がイオン注入された部分がＴｉＮ膜３２ｂとなり、その内側の部分がＴｉ膜３２ａとして残存する。Ｔｉ膜３２ａ及びＴｉＮ膜３２ｂがアノード電極３２に含まれる。また、ｎ−ＡｌＧａＮ層３１の窒素がイオン注入された部分の抵抗が上昇し、ここに高抵抗領域３４が形成される。
次いで、図７Ｉに示すように、Ａｕシード層４６をスパッタリング法により全面に形成する。続いて、アノード電極３２、カソード電極３３、ゲート電極４５ｇ、ソース電極４５ｓ、及びドレイン電極４５ｄ上の部分を露出する所定の開口部が形成されたマスク（例えばレジストマスク）１１２をＡｕシード層４６上に形成する。次いで、めっき法により厚さが１０μｍ程度のＡｕ膜４７を形成する。
その後、図７Ｊに示すように、マスク１１２を除去し、Ａｕ膜４７から露出しているＡｕシード層４６をイオンミリング法等により除去する。この結果、アノード電極３２に接続された中継配線層４８ａ、各カソード電極３３を共通接続するカソード配線４８ｃ、各ゲート電極４５ｇを共通接続するゲート配線４８ｇ、ソース電極４５ｓに接続された中継配線層４８ｓ、及び各ドレイン電極４５ｄを共通接続するドレイン配線４８ｄが得られる。
続いて、図７Ｋに示すように、中継配線層４８ａ及び中継配線層４８ｓを露出し、カソード配線４８ｃ、ゲート配線４８ｇ、及びドレイン配線４８ｄを覆う感光性ポリイミド膜３６をパッシベーション膜３５上に形成する。
次いで、図７Ｌに示すように、各中継配線層４８ａを共通接続するアノード配線３７ａ、及び各中継配線層４８ｓを共通接続するソース配線３７ｓを形成する。アノード配線３７ａ及びソース配線３７ｓの形成では、例えばＡｕシード層をスパッタリング法により全面に形成し、アノード配線３７ａ及びソース配線３７ｓを形成する予定の領域を露出するマスク、例えばレジストマスクを形成し、めっき法により厚さが１０μｍ程度のＡｕ膜を形成する。そして、マスクを除去し、Ａｕ膜から露出しているＡｕシード層をイオンミリング法等により除去する。
このようにして、ＧａＮ系ＳＢＤ及びＧａＮ系ＨＥＭＴが同一の基板上に形成された半導体装置を得ることができる。このＧａＮ系ＨＥＭＴでは、ｉ−ＧａＮ層４３が電子走行層として機能し、ｎ−ＡｌＧａＮ層３１が電子供給層として機能する。
図８Ａに、アノード電極３２、カソード電極３３、ゲート電極４５ｇ、ソース電極４５ｓ、及びドレイン電極４５ｄのレイアウトの一例を示し、図８Ｂに、アノード配線３７ａ、カソード配線４８ｃ、ゲート配線４８ｇ、ソース配線３７ｓ、及びドレイン配線４８ｄのレイアウトの一例を示す。
なお、図９に示すように、ＧａＮ系ＳＢＤのアノード配線３７ａ及びアノード電極３２とカソード配線４８ｃ及びカソード電極３３とが櫛歯状にレイアウトされていてもよい。
また、ＧａＮ系ＨＥＭＴの各電極が図８Ａ中のＧａＮ系ＳＢＤの各電極のように２次元的に配列していてもよい。また、基板に貫通孔を形成し、この貫通孔を介してＧａＮ系ＨＥＭＴのドレイン配線を基板の裏面に引き回してもよい。同様に、ＧａＮ系ＳＢＤのカソード配線を裏面に引き回してもよい。更に、配線の材料として、Ａｕよりも安価なＡｌを用いてもよい。
また、第１の実施形態〜第４の実施形態において、第５の実施形態のようにカソード電極を基板の表面側に設けてもよい。
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＳＢＤを備えたサーバ電源等の装置である。図１０は、ＧａＮ系ＳＢＤを含むＳＢＤパッケージを示す図である。図１１は、図１０に示すＳＢＤパッケージを含むＰＦＣ（power factor
correction）回路を示す図である。図１２は、図１１に示すＰＦＣ回路を含むサーバ電源を示す図である。
図１０に示すように、ＧａＮ系ＳＢＤ７０を含むＳＢＤパッケージ８０では、ＧａＮ系ＳＢＤ７０のカソード電極が、はんだ等の実装材料８２を用いてパッケージ電極台８１に固定されている。パッケージ電極台８１にはリード８１ａが接続されている。また、ＧａＮ系ＳＢＤ７０のアノード電極は、Ａｌワイヤ８４を用いたボンディングにより、他のリード８３に接続されている。そして、これらがモールド樹脂８５により封止されている。
ＳＢＤパッケージ８０を含むＰＦＣ回路９０では、図１１に示すように、ＧａＮ系ＳＢＤ７０のアノード電極に接続されたリード８３にチョークコイル９３の一端子及びスイッチ素子９４の一端子が接続され、カソード電極に接続されたリード８１ａにコンデンサ９５の一端子が接続される。チョークコイル９３の他端子にコンデンサ９２が接続される。そして、コンデンサ９２の他端子、スイッチ素子９４の他端子、及びコンデンサ９５の他端子が接地される。また、コンデンサ９２にはダイオードブリッジ９１を介して交流電源（ＡＣ）が接続される。また、コンデンサ９５の両端子間から直流電源（ＤＣ）が取り出される。
そして、図１２に示すように、ＰＦＣ回路９０は、サーバ電源１００等に組み込まれて用いられる。
このようなサーバ電源１００と同様に、より信頼度の高い電源装置、例えばＤＣ−ＤＣコンバータ、ＡＣ−ＤＣコンバータ等を構築することも可能である。
また、これらの実施形態において、ショットキーバリアダイオードのＧａＮ層の全体又は一部に代えてＡｌＧａＮ層等の他の窒化物半導体層が用いられてもよい。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
半導体層と、
前記半導体層とショットキー接合したショットキー電極と、
を有し、
前記ショットキー電極は、
前記半導体層とショットキー接合した金属を含む金属部と、
前記金属部の周囲に形成され、前記金属の窒化物を含み、前記半導体層とショットキー接合した窒化物部と、
を有することを特徴とする半導体装置。
（付記２）
前記半導体層の前記窒化物部が接合する部分の抵抗は、前記半導体層の前記金属部が接合する部分の抵抗よりも高いことを特徴とする付記１に記載の半導体装置。
（付記３）
前記金属部に含まれる金属は、Ｔｉ又はＴａであることを特徴とする付記１に記載の半導体装置。
（付記４）
前記半導体層は、窒化物半導体を含むことを特徴とする付記１に記載の半導体装置。
（付記５）
前記半導体層は、
電子走行層と、
前記電子走行層上方に形成された電子供給層と、
を有することを特徴とする付記１に記載の半導体装置。
（付記６）
基板上方に複数個の前記ショットキー電極が設けられており、
複数個の前記ショットキー電極を接続する配線を有することを特徴とする付記１に記載の半導体装置。
（付記７）
半導体装置を有し、
前記半導体装置は、
半導体層と、
前記半導体層とショットキー接合したショットキー電極と、
を有し、
前記ショットキー電極は、
前記半導体層とショットキー接合した金属を含む金属部と、
前記金属部の周囲に形成され、前記金属の窒化物を含み、前記半導体層とショットキー接合した窒化物部と、
を有することを特徴とする電源装置。
（付記８）
前記半導体層の前記窒化物部が接合する部分の抵抗は、前記半導体層の前記金属部が接合する部分の抵抗よりも高いことを特徴とする付記７に記載の電源装置。
（付記９）
前記金属部に含まれる金属は、Ｔｉ又はＴａであることを特徴とする付記７に記載の電源装置。
（付記１０）
前記半導体層は、窒化物半導体を含むことを特徴とする付記７に記載の電源装置。
（付記１１）
前記半導体層は、
電子走行層と、
前記電子走行層上方に形成された電子供給層と、
を有することを特徴とする付記７に記載の電源装置。
（付記１２）
基板上方に複数個の前記ショットキー電極が設けられており、
複数個の前記ショットキー電極を接続する配線を有することを特徴とする付記７に記載の電源装置。
（付記１３）
半導体層とショットキー接合した金属膜を形成する工程と、
前記金属膜の周縁部を窒化して、前記金属膜から、前記半導体層とショットキー接合した金属部と、前記金属部の周囲に位置し、前記半導体層とショットキー接合した窒化物部と、を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１４）
前記金属部と前記窒化物部とを形成する工程は、前記金属膜の周縁部に対する窒素のイオン注入を行う工程又は前記金属膜の周縁部を窒素プラズマに曝す工程を有することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記半導体層の前記窒化物部が接合する部分の抵抗を、前記半導体層の金属部が接合する部分の抵抗より高める工程を有することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１６）
前記半導体層の前記窒化物部が接合する部分の抵抗を高める工程を、前記金属部と前記窒化物部とを形成する工程と並行して行うことを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７）
前記金属膜は、Ｔｉ又はＴａを含むことを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１８）
前記半導体層は、窒化物半導体を含むことを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１９）
前記半導体層は、電子走行層と、前記電子走行層上方に形成された電子供給層と、を有することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記２０）
前記金属膜を形成する工程において、基板上方に複数個の金属膜を形成し、
前記複数個の金属膜から形成した複数個の前記金属部及び窒化物部を接続する配線を形成する工程を有することを特徴とする付記１３に記載の半導体装置の製造方法。
これらの半導体装置等によれば、ショットキー電極に含まれる金属部によりオン電圧を低下させることができ、窒化物部によりオフ耐圧を向上することができる。

Claims (10)

  1. 半導体層と、
    前記半導体層とショットキー接合したショットキー電極と、
    を有し、
    前記ショットキー電極は、
    前記半導体層とショットキー接合した金属を含む金属部と、
    前記金属部の周囲に形成され、前記金属の窒化物を含み、前記半導体層とショットキー接合し、前記半導体層より抵抗の小さい窒化物部と、
    を有することを特徴とする半導体装置。
  2. 前記半導体層の前記窒化物部が接合する部分の抵抗は、前記半導体層の前記金属部が接合する部分の抵抗よりも高いことを特徴とする請求項１に記載の半導体装置。
  3. 前記金属部に含まれる金属は、Ｔｉ又はＴａであることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記半導体層は、窒化物半導体を含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記半導体層は、
    電子走行層と、
    前記電子走行層上方に形成された電子供給層と、
    を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 基板上方に複数個の前記ショットキー電極が設けられており、
    複数個の前記ショットキー電極を接続する配線を有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 半導体装置を有し、
    前記半導体装置は、
    半導体層と、
    前記半導体層とショットキー接合したショットキー電極と、
    を有し、
    前記ショットキー電極は、
    前記半導体層とショットキー接合した金属を含む金属部と、
    前記金属部の周囲に形成され、前記金属の窒化物を含み、前記半導体層とショットキー接合し、前記半導体層より抵抗の小さい窒化物部と、
    を有することを特徴とする電源装置。
  8. 前記半導体層の前記窒化物部が接合する部分の抵抗は、前記半導体層の前記金属部が接合する部分の抵抗よりも高いことを特徴とする請求項７に記載の電源装置。
  9. 半導体層とショットキー接合した金属膜を形成する工程と、
    前記金属膜の周縁部を窒化して、前記金属膜から、前記半導体層とショットキー接合した金属部と、前記金属部の周囲に位置し、前記半導体層とショットキー接合し、前記半導体層より抵抗の小さい窒化物部と、を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  10. 前記半導体層の前記窒化物部が接合する部分の抵抗を、前記半導体層の金属部が接合する部分の抵抗より高める工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
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