WO2016185645A1 - 窒化物半導体装置 - Google Patents

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WO2016185645A1
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semiconductor layer
semiconductor device
main surface
layer
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PCT/JP2016/001276
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亮 梶谷
柴田　大輔
田中　健一郎
田村　聡之
石田　昌宏
上田　哲三
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パナソニック株式会社
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    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape

Definitions

  • the present disclosure relates to a nitride semiconductor device.
  • Patent Document 1 discloses a Schottky barrier diode (SBD) in which a guard ring made of p-type GaN is formed on an n-type GaN layer.
  • SBD Schottky barrier diode
  • Patent Document 1 has a problem that although the forward voltage is low and the reverse withstand voltage can be increased, the peak forward current cannot be sufficiently increased. .
  • an object of the present disclosure is to provide a nitride semiconductor device having a high reverse breakdown voltage, a low forward voltage, and a high peak forward current.
  • a nitride semiconductor device includes a substrate having a first main surface and a second main surface, and a first having a convex portion disposed on the first main surface.
  • a first conductivity type nitride semiconductor layer; a second conductivity type second nitride semiconductor layer disposed on the protrusion; and the upper side of the first nitride semiconductor layer and the second nitride semiconductor layer A first anode electrode disposed on the second main surface and a cathode electrode disposed on the second main surface, wherein a side surface of the convex portion is inclined at a first angle with respect to the first main surface. It is characterized by being.
  • a nitride semiconductor device having a high reverse breakdown voltage, a low forward voltage, and a high peak forward current.
  • FIG. 1 is a schematic cross-sectional view of a pn junction having a guard ring formed by overetching a p-type GaN layer.
  • FIG. 2 is a plan view of the nitride semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view of the nitride semiconductor device according to the first embodiment.
  • FIG. 4A is a cross-sectional view showing variations in the shape of the protrusions of the first nitride semiconductor layer and the second nitride semiconductor layer.
  • FIG. 4B is a cross-sectional view showing variations in the shape of the protrusions of the first nitride semiconductor layer and the second nitride semiconductor layer.
  • FIG. 4C is a cross-sectional view showing variations in the shape of the convex portions of the first nitride semiconductor layer and the second nitride semiconductor layer.
  • FIG. 5 is a plan view of the nitride semiconductor device according to the first modification of the first embodiment.
  • FIG. 6 is a plan view of a nitride semiconductor device according to Modification 2 of the first embodiment.
  • FIG. 7 is a plan view of the nitride semiconductor device according to the second embodiment.
  • FIG. 8 is a cross-sectional view of the nitride semiconductor device according to the second embodiment.
  • FIG. 9 is a plan view of a nitride semiconductor device according to Modification 1 of the second embodiment.
  • FIG. 10 is a plan view of a nitride semiconductor device according to Modification 2 of the second embodiment.
  • FIG. 11 is a plan view of a nitride semiconductor device according to Modification 3 of the second embodiment.
  • FIG. 12 is a plan view of a nitride semiconductor device according to Modification 4 of the second embodiment.
  • FIG. 13 is a plan view of a nitride semiconductor device according to Modification 5 of the second embodiment.
  • FIG. 14 is a cross-sectional view of the nitride semiconductor device according to the third embodiment.
  • FIG. 15 is a cross-sectional view of the nitride semiconductor device according to the fourth embodiment.
  • the guard ring is usually formed by selectively etching the p-type GaN layer.
  • the p-type GaN layer remains in a region other than the guard ring, the Schottky contact region becomes small and the pn junction region becomes large, so that the forward voltage increases.
  • only the p-type GaN layer is used. Complete removal is difficult in production. Therefore, in order to surely remove the p-type GaN layer from the region other than the guard ring, it is conceivable to over-etch the p-type GaN layer and remove a part of the surface of the n-type GaN layer.
  • FIG. 1 is a schematic cross-sectional view of a pn junction having a guard ring formed by overetching a p-type GaN layer.
  • the guard ring formed by the above manufacturing method has a structure arranged on a convex portion formed on the surface of the n-type GaN layer.
  • the light emitted from the pn junction region can be diffused only directly below the guard ring because the side surface of the convex portion becomes an obstacle. For this reason, it is difficult for light to reach outside the guard ring in a plan view, and the on-resistance is not sufficiently reduced due to the photoconductive effect. That is, the guard ring having the shape shown in FIG. 1 has a problem that the peak forward current cannot be sufficiently increased.
  • a nitride semiconductor device includes a substrate having a first main surface and a second main surface, and a protrusion disposed on the first main surface.
  • a nitride semiconductor device having a high reverse breakdown voltage, a low forward voltage, and a large peak forward current.
  • FIG. 2 is a plan view of the nitride semiconductor device according to the first embodiment.
  • FIG. 2 is a plan view in which an insulating film 107 and a first anode electrode 108 to be described later are omitted.
  • FIG. 3 is a cross-sectional view of the nitride semiconductor device according to the first embodiment. 3 is a cross-sectional view taken along the line III-III of the nitride semiconductor device of FIG.
  • the nitride semiconductor device according to the first embodiment includes a substrate 101, a first nitride semiconductor layer 102, a second nitride semiconductor layer 103, a recess 104, and a mesa 105.
  • the substrate 101 is, for example, an n-type (first conductivity type) GaN substrate including an n-type impurity and having a first main surface 130 and a second main surface 132, and has a film thickness of 300 to 600 ⁇ m.
  • n-type and p-type include any of the above-described impurities.
  • the substrate 101 may be a substrate other than the GaN substrate, and may be any substrate that has conductivity and lattice-matches to an acceptable level in terms of the characteristics of the semiconductor layer formed on the substrate 101 and the element.
  • a Ga 2 O 3 substrate or an n-type SiC substrate may be used.
  • an n-type Si substrate can be used, in this case, it is preferable to form a buffer layer for lattice matching with the upper layer.
  • the first nitride semiconductor layer 102 is, for example, an n-type GaN layer disposed on the upper surface (first main surface) of the substrate 101.
  • the film thickness of the first nitride semiconductor layer 102 is, for example, 10 to 20 ⁇ m.
  • the concentration of the n-type impurity is, for example, about 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the first nitride semiconductor layer 102 is formed by, for example, the MOCVD method.
  • the first nitride semiconductor layer 102 includes a convex portion 112 by over-etching described later.
  • the “convex portion” may have a right angle, an obtuse angle, or a roundness in a cross-sectional view.
  • the second nitride semiconductor layer 103 is, for example, a p-type (second conductivity type) GaN layer disposed on the first nitride semiconductor layer 102, more specifically, on the protrusion 112.
  • the second nitride semiconductor layer 103 functions as a guard ring.
  • the film thickness of the second nitride semiconductor layer 103 is, for example, 300 to 600 nm.
  • the second nitride semiconductor layer 103 is formed, for example, by forming a p-type GaN layer by MOCVD and performing, for example, dry etching on a part of the p-type GaN layer after resist patterning. At this time, for example, after resist patterning, the resist is tapered by heating at 120 ° C. for about 5 minutes on a hot plate. Thereafter, when dry etching is performed, a taper corresponding to the shape of the resist is formed in the recess 104 and the mesa 105. The taper angle can be controlled by the annealing temperature and time.
  • the on-resistance is reduced due to the photoconductive effect in the portion irradiated with light.
  • at least the side surface of the protrusion 112 has only to be inclined with respect to the interface between the first nitride semiconductor layer 102 and the second nitride semiconductor layer 103.
  • the recess 104 and the mesa 105 are formed so as to reach the first nitride semiconductor layer 102.
  • the second nitride semiconductor layer 103 only needs to be arranged in a ring shape in plan view, and is substantially circular in this embodiment. “Abbreviated” means that a manufacturing error is included, and in this case, it is not limited to a perfect circle.
  • the on-resistance can be reduced as a whole by the photoconductive effect. As a result, the forward current when a high voltage is applied increases, and the peak forward current can be improved.
  • the injection separation unit 106 is formed so as to surround the second nitride semiconductor layer 103 in plan view.
  • the implantation separation unit 106 is formed, for example, by implanting boron ions after the resist patterning described above.
  • the insulating film 107 covers a part of the mesa portion 105 and the second nitride semiconductor layer 103.
  • the insulating film 107 is formed by, for example, a plasma CVD method (Chemical Vapor Deposition) and is made of, for example, SiO 2 . After the resist patterning described above, a part of the insulating film 107 is dry etched to expose a part of the recess 104 and the second nitride semiconductor layer 103.
  • the thickness of the insulating film 107 is, for example, 300 to 1000 nm.
  • the first anode electrode 108 is disposed above the first nitride semiconductor layer 102 and the second nitride semiconductor layer 103.
  • the first anode electrode 108 is in Schottky contact with the first nitride semiconductor layer 102 in the recess 104.
  • the first anode electrode 108 is in ohmic contact with the second nitride semiconductor layer 103.
  • the first anode electrode 108 is made of, for example, Pd / Au, and is formed by an electron beam (EB) deposition method.
  • the film thickness of the first anode electrode 108 is, for example, 100 to 300 nm for Pd and 100 to 500 nm for Au.
  • the cathode electrode 110 is disposed on the back surface (second main surface) of the substrate 101.
  • the cathode electrode 110 is composed of, for example, a Ti laminate arranged on the substrate 101 side and a Au laminate arranged on the Ti.
  • the film thickness of Ti is 50 to 100 nm
  • the film thickness of Au is 100 to 300 nm.
  • the cathode electrode 110 is formed by, for example, EB vapor deposition.
  • FIG. 4A, 4B, and 4C are cross-sectional views showing variations in the shapes of the protrusions 112 of the first nitride semiconductor layer 102 and the second nitride semiconductor layer 103.
  • FIG. Components such as electrodes and insulating films are omitted.
  • the side surfaces and the like are drawn linearly for convenience, but the case where the side surfaces and the like are rounded due to manufacturing errors or the like is also within the scope of the present disclosure.
  • the side surface of the convex portion 112 is inclined at an angle ⁇ with respect to the first main surface of the substrate 101. According to this configuration, since light emitted from the depletion layer 113 is easily diffused, the entire element can be reduced in on-resistance due to the photoconductive effect. Note that ⁇ is preferably 30 to 80 degrees.
  • not only the side surface of the convex portion 112 but also at least a part of the side surface of the second nitride semiconductor layer 103 is inclined at an angle ⁇ with respect to the first main surface of the substrate 101.
  • a part of the side surface is a lower side surface of the second nitride semiconductor layer 103 and preferably intersects with the interface between the first nitride semiconductor layer 102 and the second nitride semiconductor layer 103.
  • ⁇ is preferably 30 to 80 degrees.
  • the entire side surface of the second nitride semiconductor layer 103 is also inclined at an angle ⁇ with respect to the first main surface of the substrate 101.
  • ⁇ is preferably 30 to 80 degrees.
  • the structure shown in FIG. 4C is the same as the structure shown in FIG. According to this configuration, compared to the configuration illustrated in FIG. 4B, emitted light is easily diffused even when the depletion layer 113 extends to the vicinity of the upper surface of the second nitride semiconductor layer 103. As a whole, the on-resistance can be further reduced by the photoconductive effect.
  • a nitride semiconductor device having a high reverse breakdown voltage, a low forward voltage, and a large peak forward current can be realized.
  • FIG. 5 is a plan view of the nitride semiconductor device according to the first modification of the first embodiment.
  • the planar shape of the first anode electrode 108 may be a substantially square shape.
  • the inner peripheral shape of the second nitride semiconductor layer 103 in plan view may be a substantially square shape or a substantially circular shape.
  • the inner peripheral shape of the second nitride semiconductor layer 103 in plan view may be a substantially square outer peripheral shape.
  • the quadrangle includes a square, a rectangle, a rhombus, and the like.
  • This configuration improves the installation area efficiency when a plurality of diodes are formed in the same semiconductor layer, thereby reducing the cost.
  • FIG. 6 is a plan view of a nitride semiconductor device according to Modification 2 of the first embodiment.
  • the planar shape of the first anode electrode 108 may be substantially circular.
  • the inner peripheral shape of the second nitride semiconductor layer 103 in plan view may be a substantially regular hexagon or a substantially circular shape.
  • the outer peripheral shape of the second nitride semiconductor layer 103 in plan view may be a substantially regular hexagon.
  • the diodes when a plurality of diodes are formed in the same semiconductor layer, the diodes can be arranged in a honeycomb (honeycomb) shape, so that the cost can be reduced by improving the diode installation area efficiency.
  • FIG. 7 is a plan view of the nitride semiconductor device according to the second embodiment.
  • FIG. 7 is a plan view in which the insulating film 107 and the first anode electrode 108 are omitted.
  • FIG. 8 is a cross-sectional view of the nitride semiconductor device according to the second embodiment. 8 is a VIII-VIII cross-sectional view of the nitride semiconductor device of FIG.
  • the nitride semiconductor device according to the second embodiment includes a substrate 101, a first nitride semiconductor layer 102, a second nitride semiconductor layer 103, a recess 104, and a mesa 105.
  • the second nitride semiconductor layer 103 is disposed substantially concentrically in the plan view, and a plurality of recess portions 104 are formed in the cross-sectional view in FIG. 8.
  • the number of substantially concentric rings may be at least two.
  • This configuration widens the pn junction region as compared with the first embodiment. Accordingly, light is more easily diffused throughout the device, and the on-resistance is reduced by the photoconductive effect.
  • Modification of the second embodiment 9 to 13 are diagrams showing modifications of the planar shape of the present embodiment, respectively.
  • FIG. 9 is a plan view of a nitride semiconductor device according to Modification 1 of the second embodiment.
  • the second nitride semiconductor layer 103 is arranged substantially concentrically and the outer peripheral shape is a substantially square shape.
  • FIG. 10 is a plan view of a nitride semiconductor device according to Modification 2 of the second embodiment.
  • the second nitride semiconductor layers 103 are arranged substantially concentrically and connected to each other. That is, the second nitride semiconductor layer 103 is provided with a plurality of substantially sector-shaped recess portions 104 in plan view, and the plurality of recess portions 104 are separated from each other.
  • FIG. 11 is a plan view of a nitride semiconductor device according to Modification 3 of the second embodiment.
  • the second nitride semiconductor layer 103 has a plurality of slit-shaped recess portions 104 in plan view.
  • FIG. 12 is a plan view of a nitride semiconductor device according to Modification 4 of the second embodiment.
  • the plurality of recesses 104 are arranged in a matrix on the second nitride semiconductor layer 103 in plan view.
  • the planar shape of the recess 104 may be any one of, for example, a substantially circular shape, a substantially rectangular shape, and a substantially regular hexagonal shape.
  • FIG. 13 is a plan view of a nitride semiconductor device according to Modification 5 of the second embodiment.
  • the second nitride semiconductor layer 103 has a plurality of island-like structures 120 and surrounds the plurality of island-like structures 120 in plan view.
  • the planar shape of the island-like structure 120 may be any one of, for example, a substantially circular shape, a substantially rectangular shape, and a substantially hexagonal shape.
  • FIG. 14 is a cross-sectional view of the nitride semiconductor device according to the third embodiment.
  • the nitride semiconductor device according to the third embodiment includes a substrate 101, a first nitride semiconductor layer 102, a second nitride semiconductor layer 103, a recess 104, and a mesa 105. And an injection separation unit 106, an insulating film 107, a first anode electrode 108, a cathode electrode 110, and a quantum well active layer 115.
  • the nitride semiconductor device according to the present embodiment has a quantum well active layer between the first nitride semiconductor layer 102 and the second nitride semiconductor layer 103 as compared with the nitride semiconductor device according to the first embodiment.
  • 115 is different as a configuration.
  • the third embodiment will be described with a focus on differences from the first embodiment.
  • the quantum well active layer 115 is made of, for example, In x Al y Ga (1-xy) N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1), and The quantum level is not less than the band gap of the first nitride semiconductor layer 102.
  • the impurity concentration of the quantum well active layer 115 is preferably low, and the Mg concentration and the Si concentration are preferably 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the quantum well active layer 115 need not be undoped, that is, intentionally doped with impurities. In these cases, since the quantum well active layer 115 is substantially depleted, the reverse breakdown voltage is further improved.
  • the recess 104 only needs to reach the first nitride semiconductor layer 102.
  • the side surface of the quantum well active layer 115 is also preferably inclined at the same angle as the side surface of the protrusion 112 with respect to the first main surface 130.
  • the film thickness of the quantum well active layer 115 is preferably 1 to 10 nm.
  • the film thickness of the second nitride semiconductor layer 113 is preferably 300 to 600 nm.
  • This configuration facilitates confinement of electrons in the quantum well active layer 115, thereby increasing the recombination probability and increasing the amount of light emission. As a result, the on-resistance is further reduced by the photoconductive effect.
  • FIG. 15 is a cross-sectional view of the nitride semiconductor device according to the fourth embodiment.
  • the nitride semiconductor device according to the fourth embodiment includes a substrate 101, a first nitride semiconductor layer 102, a second nitride semiconductor layer 103, a recess 104, and a mesa 105.
  • the nitride semiconductor device according to the present embodiment differs from the nitride semiconductor device according to the first embodiment in that the second anode electrode 109 is provided on the second nitride semiconductor layer 103 as a configuration.
  • the fourth embodiment will be described with a focus on differences from the first embodiment.
  • the first anode electrode 108 is in Schottky contact with the first nitride semiconductor layer 102, and the second anode electrode 109 is in ohmic contact with the second nitride semiconductor layer 103.
  • the Schottky barrier height needs to be lowered, and in order to lower the Schottky barrier, it is necessary to reduce the work function of the metal.
  • the loss increases because Vf increases.
  • the first nitride semiconductor layer 102 exhibits a good Schottky contact with a low Vf
  • the second nitride semiconductor layer 103 which is a p-type semiconductor layer
  • the second anode electrode 109 is made of a material that makes ohmic contact with the second nitride semiconductor layer 103, such as Ni / Pt / Au, and is formed by EB vapor deposition.
  • the film thickness of the second anode electrode 109 is, for example, 100 to 300 nm for Ni, 100 to 300 nm for Pt, and 100 to 500 nm for Au.
  • the nitride semiconductor device according to the present disclosure is not limited to the first to fourth embodiments and their modifications.
  • Various modifications including the obtained modification and the nitride semiconductor device according to the embodiment and the modification are also included in the present invention.
  • the nitride semiconductor device according to the present disclosure is useful as, for example, a power device for automobiles, industrial use, and consumer use.

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Abstract

本開示の窒化物半導体装置は、第１主面（１３０）および第２主面（１３２）を有する基板（１０１）と、第１主面（１３０）上に配置され、凸部（１１２）を有するｎ型の第１窒化物半導体層（１０２）と、凸部（１１２）の上に配置されたｐ型の第２窒化物半導体層（１０３）と、第１窒化物半導体層（１０２）および第２窒化物半導体層（１０３）の上方に配置された第１アノード電極（１０８）と、第２主面（１３２）上に配置されたカソード電極（１１０）とを備え、凸部（１１２）の側面が、第１主面（１３０）に対して、第１の角度で傾斜している。

Description

窒化物半導体装置
　本開示は、窒化物半導体装置に関する。
　特許文献１では、ｎ型ＧａＮ層上に、ｐ型ＧａＮで構成されたガードリングが形成されたショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ　ｂａｒｒｉｅｒ　ｄｉｏｄｅ：ＳＢＤ）が開示されている。特に、特許文献１の図１１に開示された構成によれば、ｎ－ＧａＮ層の表面に空乏領域が形成されるため表面の電荷密度を低減でき、結果としてショットキーバリアダイオードの耐圧性能が向上するとしている。
米国特許出願公開第２０１４／０２７３４１７号明細書
　しかしながら、特許文献１に係る構成は、順方向電圧が低くかつ逆方向耐圧を高くすることができるものの、ピーク順方向電流（Ｐｅａｋ　ｆｏｒｗａｒｄ　ｓｕｒｇｅ　ｃｕｒｒｅｎｔ）を十分に高くすることが出来ないという課題がある。
　本開示は、上記課題を鑑み、逆方向耐圧が高く、順方向電圧が低く、且つピーク順方向電流が大きい窒化物半導体装置を提供することを目的とする。
　上記課題を解決するため、本開示の一形態に係る窒化物半導体装置は、第１主面および第２主面を有する基板と、前記第１主面上に配置され、凸部を有する第１導電型の第１窒化物半導体層と、前記凸部の上に配置された第２導電型の第２窒化物半導体層と、前記第１窒化物半導体層および前記第２窒化物半導体層の上方に配置された第１アノード電極と、前記第２主面上に配置されたカソード電極とを備え、前記凸部の側面が、前記第１主面に対して、第１の角度で傾斜していることを特徴とする。
　本開示によれば、逆方向耐圧が高く、順方向電圧が低く、且つピーク順方向電流が大きい窒化物半導体装置を提供することができる。
図１は、ｐ型ＧａＮ層のオーバーエッチングにより形成されたガードリングを有するｐｎ接合の概略断面図である。 図２は、第１の実施形態に係る窒化物半導体装置の平面図である。 図３は、第１の実施形態に係る窒化物半導体装置の断面図である。 図４Ａは、第１窒化物半導体層の凸部および第２窒化物半導体層の形状のバリエーションを示す断面図である。 図４Ｂは、第１窒化物半導体層の凸部および第２窒化物半導体層の形状のバリエーションを示す断面図である。 図４Ｃは、第１窒化物半導体層の凸部および第２窒化物半導体層の形状のバリエーションを示す断面図である。 図５は、第１の実施形態の変形例１に係る窒化物半導体装置の平面図である。 図６は、第１の実施形態の変形例２に係る窒化物半導体装置の平面図である。 図７は、第２の実施形態に係る窒化物半導体装置の平面図である。 図８は、第２の実施形態に係る窒化物半導体装置の断面図である。 図９は、第２の実施形態の変形例１に係る窒化物半導体装置の平面図である。 図１０は、第２の実施形態の変形例２に係る窒化物半導体装置の平面図である。 図１１は、第２の実施形態の変形例３に係る窒化物半導体装置の平面図である。 図１２は、第２の実施形態の変形例４に係る窒化物半導体装置の平面図である。 図１３は、第２の実施形態の変形例５に係る窒化物半導体装置の平面図である。 図１４は、第３の実施形態に係る窒化物半導体装置の断面図である。 図１５は、第４の実施形態に係る窒化物半導体装置の断面図である。
　（本発明の基礎となった知見）
　本発明者らは、「背景技術」の欄において記載した従来のダイオードに関して、以下の問題が生じることを見出した。
　特許文献１に係る構成において、順方向電圧を印加し、ｐ型ＧａＮ層から正孔が注入されると、ｐ型ＧａＮ層とｎ型ＧａＮ層とのｐｎ接合領域にて、電子・正孔対の再結合により光が発せられる。その光がｎ型ＧａＮ層において再吸収されることによって、電子・正孔対が形成される。この際、ｎ型ＧａＮ層の正孔密度が上昇することによって、ｎ型ＧａＮ層が正に帯電し実効的な電子密度が増加する、所謂光導電効果によるオン抵抗の低減が見られる。これにより高電圧印加時の順方向電流が増加し、ピーク順方向電流を向上できる。ダイオードのピーク順方向電流が高いと、急激にサージ電流が流入してもダイオードの破壊が起きにくくなる。
　ここで、ガードリングは、通常、ｐ型ＧａＮ層を選択的にエッチングすることによって形成される。このとき、ガードリング以外の領域にｐ型ＧａＮ層が残存すると、ショットキー接触の領域が小さくなり、ｐｎ接合領域が大きくなるため、順方向電圧が高くなってしまうが、ｐ型ＧａＮ層のみを完全に除去することは、製造上困難である。そこで、ガードリング以外の領域からｐ型ＧａＮ層を確実に除去するために、ｐ型ＧａＮ層をオーバーエッチングし、ｎ型ＧａＮ層の表面の一部も除去することが考えられる。
　図１は、ｐ型ＧａＮ層のオーバーエッチングにより形成されたガードリングを有するｐｎ接合の概略断面図である。上記製造方法によって形成されたガードリングは、図１に示すように、ｎ型ＧａＮ層の表面に形成された凸部上に配置された構造である。この場合、ｐｎ接合領域で発せられた光は、凸部の側面が障害となって、ガードリング直下にしか拡散できない。そのため、平面視においてガードリングの外側では、光が届きにくくなるため、光導電効果によるオン抵抗の低減も十分ではなくなる。つまり、図１に示す形状のガードリングでは、ピーク順方向電流を十分に高くすることができないという課題を有する。
　このような問題を解決するために、本開示の一態様に係る窒化物半導体装置は、第１主面および第２主面を有する基板と、前記第１主面上に配置され、凸部を有する第１導電型の第１窒化物半導体層と、前記凸部の上に配置された第２導電型の第２窒化物半導体層と、前記第１窒化物半導体層および前記第２窒化物半導体層の上方に配置された第１アノード電極と、前記第２主面上に配置されたカソード電極とを備え、前記凸部の側面が、前記第１主面に対して、第１の角度で傾斜していることを特徴とする。
　本態様によれば、逆方向耐圧が高く、順方向電圧が低く、且つピーク順方向電流が大きい窒化物半導体装置を提供することが可能となる。
　以下、本開示に係る窒化物半導体装置の形態について、図面を参照しながら具体的に説明する。実質的に同一の構成に対して同一の符号を付し、説明を省略する場合がある。なお、以下の実施形態は、本発明の一具体例を示すものであり、数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本発明を限定するものではない。本開示の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本開示に含まれる。また、本開示の主旨を逸脱しない範囲において、実施形態および変形例の少なくとも一部を組み合わせることも可能である。
　（第１の実施形態）
　図２は、第１の実施形態に係る窒化物半導体装置の平面図である。図２は、後述する絶縁膜１０７および第１アノード電極１０８を省いた平面図である。図３は、第１の実施形態に係る窒化物半導体装置の断面図である。図３は、図２の窒化物半導体装置におけるＩＩＩ－ＩＩＩ断面図である。図３に示すように、第１の実施形態に係る窒化物半導体装置は、基板１０１と、第１窒化物半導体層１０２と、第２窒化物半導体層１０３と、リセス部１０４と、メサ部１０５と、注入分離部１０６と、絶縁膜１０７と、第１アノード電極１０８と、カソード電極１１０とを備える。
　基板１０１は、例えば、第１主面１３０および第２主面１３２を有する、ｎ型不純物を含むｎ型（第１導電型）のＧａＮ基板であり、膜厚は、３００～６００μｍである。なお、ｎ型不純物としては、ＳｉやＧｅを用いることができ、ｐ型不純物としては、Ｍｇを用いることができる。以下、特に断りの無い限り、ｎ型、ｐ型という場合は、上述した不純物のいずれかが含まれているものとする。基板１０１は、ＧａＮ基板以外であってもよく、導電性を有し、基板１０１上に形成された半導体層と素子の特性上許容できる程度で格子整合する基板であれば良く、例えば、ｎ型のＧａ２Ｏ３基板やｎ型のＳｉＣ基板でも構わない。また、ｎ型のＳｉ基板を使うことも可能ではあるが、この場合は、上層と格子整合させるためにバッファ層を形成する方が好ましい。
　第１窒化物半導体層１０２は、例えば、基板１０１の上面（第１主面）上に配置されたｎ型ＧａＮ層である。第１窒化物半導体層１０２の膜厚は、例えば、１０～２０μｍである。ｎ型不純物の濃度は、例えば、約１×１０１５ｃｍ－３～１×１０１７ｃｍ－３である。第１窒化物半導体層１０２は、例えば、ＭＯＣＶＤ法により形成される。
　第１窒化物半導体層１０２は、後述するオーバーエッチングにより、凸部１１２を備える。本明細書において、「凸部」は、断面視において、その隅角が直角であってもよく、鈍角になっていてもよく、また丸みを帯びていても良い。
　第２窒化物半導体層１０３は、例えば、第１窒化物半導体層１０２の上、より具体的には、凸部１１２の上に配置されたｐ型（第２導電型）ＧａＮ層である。第２窒化物半導体層１０３は、ガードリングとして機能する。
　第２窒化物半導体層１０３の膜厚は、例えば、３００～６００ｎｍである。第２窒化物半導体層１０３は、例えば、ＭＯＣＶＤ法によりｐ型ＧａＮ層を形成し、レジストパターニング後にｐ型ＧａＮ層の一部を、例えば、ドライエッチングすることによって形成される。この際、例えばレジストパターニング後にホットプレートにて１２０℃で５分程度加熱することによって、レジストにテーパーが形成される。その後ドライエッチを行った場合に、リセス部１０４及びメサ部１０５にレジストの形状に応じたテーパーが形成される。テーパーの角度はアニール温度と時間により制御が可能である。テーパーにより水平方向への光の拡散が促進されるため、光が照射された箇所においては光導電効果によりオン抵抗が低減される。後述するように、少なくとも凸部１１２の側面が、第１窒化物半導体層１０２と第２窒化物半導体層１０３との界面に対して傾斜していればよい。
　リセス部１０４及びメサ部１０５は、第１窒化物半導体層１０２に到達するように形成される。第２窒化物半導体層１０３は、平面視において、環状に配置されていればよく、本実施形態では、略円形である。「略」とは、製造上の誤差を含む意味であり、この場合は真円に限らないという意味である。
　上記構成によれば、第１窒化物半導体層１０２と第２窒化物半導体層１０３とのｐｎ接合領域にて、電子・正孔対の再結合により光が発せられたときに、より多くの光が、平面視において第２窒化物半導体層１０３の外側の第１窒化物半導体層１０２へ拡散されるため、素子全体として光導電効果によるオン抵抗の低減が得られる。これにより高電圧印加時の順方向電流が増加し、ピーク順方向電流を向上できる。
　注入分離部１０６は、平面視において、第２窒化物半導体層１０３を囲うように形成されている。注入分離部１０６は、前述したレジストパターニング後に、例えば、ボロンイオンを注入することによって形成される。
　絶縁膜１０７は、メサ部１０５及び第２窒化物半導体層１０３の一部を覆っている。絶縁膜１０７は、例えば、プラズマＣＶＤ法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）により形成され、例えば、ＳｉＯ２によって構成されている。前述したレジストパターニング後に、絶縁膜１０７の一部をドライエッチングすることによって、リセス部１０４及び第２窒化物半導体層１０３の一部を露出させる。絶縁膜１０７の膜厚は、例えば、３００～１０００ｎｍである。
　第１アノード電極１０８は、第１窒化物半導体層１０２および第２窒化物半導体層１０３の上方に配置されている。第１アノード電極１０８は、リセス部１０４において、第１窒化物半導体層１０２とショットキー接触されている。第１アノード電極１０８は、第２窒化物半導体層１０３とオーミック接触されている。第１アノード電極１０８は例えば、Ｐｄ／Ａｕで構成され、電子ビーム（ＥＢ：　Ｅｌｅｃｔｒｏｎ　Ｂｅａｍ）蒸着法により形成される。第１アノード電極１０８の膜厚は、例えば、Ｐｄが１００～３００ｎｍ、Ａｕが１００～５００ｎｍである。
　カソード電極１１０は、基板１０１の裏面（第２主面）上に配置されている。カソード電極１１０は、例えば、基板１０１側に配置されたＴｉ及びＴｉの上に配置されたＡｕの積層体で構成されている。Ｔｉの膜厚は、５０～１００ｎｍであり、Ａｕの膜厚は、１００～３００ｎｍである。カソード電極１１０は、例えば、ＥＢ蒸着法により形成される。
　図４Ａ、図４Ｂ及び図４Ｃは、第１窒化物半導体層１０２の凸部１１２および第２窒化物半導体層１０３の形状のバリエーションを示す断面図である。電極や絶縁膜等の構成要素は、省略されている。なお、図においては、便宜上、側面等が線形に描かれているが、製造上の誤差等によって、側面等が丸みを有する場合も、本開示の範囲内である。
　図４Ａに示す構造においては、凸部１１２の側面が、基板１０１の第１主面に対してθの角度で傾斜している。この構成によれば、空乏層１１３にて発せられた光が拡散されやすくなるため、素子全体として光導電効果によるオン抵抗の低減が得られる。なお、θは、３０～８０度であることが好ましい。
　図４Ｂに示す構造においては、凸部１１２の側面だけでなく、第２窒化物半導体層１０３の側面の少なくとも一部も、基板１０１の第１主面に対してθの角度で傾斜している。当該側面の一部は、第２窒化物半導体層１０３の下部の側面であって、第１窒化物半導体層１０２と第２窒化物半導体層１０３との界面と交わることが好ましい。θは、３０～８０度であることが好ましい。
　この構成によれば、図４Ａの構成に比べて、空乏層１１３の、特に第２窒化物半導体層１０３側で発せられた光も拡散されやすくなるため、素子全体として光導電効果によるオン抵抗の低減がより得られる。
　図４Ｃに示す構造においては、第２窒化物半導体層１０３の側面全体も、基板１０１の第１主面に対してθの角度で傾斜している。θは、３０～８０度であることが好ましい。
　図４Ｃに示す構造は、図３に示す構造と同じである。この構成によれば、図４Ｂに示す構成に比べて、空乏層１１３が第２窒化物半導体層１０３の上面近傍まで広がった場合であっても、発せられた光が拡散されやすくなるため、素子全体として光導電効果によるオン抵抗の低減がより得られる。
　以上の構成により、逆方向耐圧が高く、順方向電圧が低く、且つピーク順方向電流が大きい窒化物半導体装置を実現できる。
　（第１の実施形態の変形例１）
　図５は、第１の実施形態の変形例１に係る窒化物半導体装置の平面図である。本実施形態では、第１アノード電極１０８の平面形状は、略四角形であってもよい。また、平面視における第２窒化物半導体層１０３の内周形状は、略四角形であってもよいし、略円形であってもよい。また、平面視における第２窒化物半導体層１０３の内周形状は、外周形状が略四角形であってもよい。ここで、四角形とは、正方形、長方形、ひし形等を含む。
　この構成により、同一半導体層に複数のダイオードを形成する場合の設置面積効率が向上するため、コストを削減することができる。
　この際、第１アノード電極１０８の角に電界集中することによる耐圧の低下を抑制するために、第１アノード電極１０８の角を落としたり、角を丸めたりすることにより耐圧低下の回避が可能である。
　（第１の実施形態の変形例２）
　図６は、第１の実施形態の変形例２に係る窒化物半導体装置の平面図である。本実施形態では、第１アノード電極１０８の平面形状は、略円形であってもよい。また、平面視における第２窒化物半導体層１０３の内周形状は、略正六角形であってもよいし、略円形であってもよい。また、平面視における第２窒化物半導体層１０３の外周形状は、略正六角形であってもよい。
　この構成により、同一半導体層に複数のダイオードを形成する場合に、ハニカム（蜂の巣）状にダイオードを並べることができるため、ダイオード設置面積効率の向上により低コスト化が可能となる。
　（第２の実施形態）
　図７は、第２の実施形態に係る窒化物半導体装置の平面図である。なお、図７は、絶縁膜１０７および第１アノード電極１０８を省いた平面図となっている。図８は、第２の実施形態に係る窒化物半導体装置の断面図である。図８は、図７の窒化物半導体装置におけるＶＩＩＩ－ＶＩＩＩ断面図である。図８に示すように、第２の実施形態に係る窒化物半導体装置は、基板１０１と、第１窒化物半導体層１０２と、第２窒化物半導体層１０３と、リセス部１０４と、メサ部１０５と、注入分離部１０６と、絶縁膜１０７と、第１アノード電極１０８と、カソード電極１１０とを備える。
　以下、第２の実施形態に関して、第１の実施形態との相違点を中心に説明する。
　図７の平面視において、第２窒化物半導体層１０３が略同心状に配置され、図８の断面視において、複数のリセス部１０４が形成されている。略同心状の環の数は、少なくとも２つあればよい。
　この構成により、第１の実施形態と比較して、ｐｎ接合領域が広くなる。従って、光が素子全体に、より拡散しやすくなるため、光導電効果によってオン抵抗が低減する。
　（第２の実施形態の変形例）
　図９から図１３は、それぞれ、本実施形態の平面形状の変形例を示した図である。
　図９は、第２の実施形態の変形例１に係る窒化物半導体装置の平面図である。同図において、第２窒化物半導体層１０３は略同心状に配置され、外周形状は略四角形である。
　図１０は、第２の実施形態の変形例２に係る窒化物半導体装置の平面図である。同図において、第２窒化物半導体層１０３は略同心状に配置され、互いに接続されている。つまり、第２窒化物半導体層１０３には、平面視において、複数の略扇形のリセス部１０４が設けられ、複数のリセス部１０４は、互いに離間している。
　図１１は、第２の実施形態の変形例３に係る窒化物半導体装置の平面図である。同図において、第２窒化物半導体層１０３には、平面視において、複数のスリット状のリセス部１０４が形成されている。
　図１２は、第２の実施形態の変形例４に係る窒化物半導体装置の平面図である。同図において、複数のリセス部１０４は、平面視において、第２窒化物半導体層１０３に行列状に配置されている。リセス部１０４の平面形状は、例えば、略円形、略四角形、略正六角形のいずれかであればよい。
　図１３は、第２の実施形態の変形例５に係る窒化物半導体装置の平面図である。同図において、第２窒化物半導体層１０３は、平面視において、複数の島状構造１２０を有し、且つ、当該複数の島状構造１２０を囲んでいる。島状構造１２０の平面形状は、例えば、略円形、略四角形、略六角形のいずれかであればよい。
　（第３の実施形態）
　図１４は、第３の実施形態に係る窒化物半導体装置の断面図である。図１４に示すように、第３の実施形態に係る窒化物半導体装置は、基板１０１と、第１窒化物半導体層１０２と、第２窒化物半導体層１０３と、リセス部１０４と、メサ部１０５と、注入分離部１０６と、絶縁膜１０７と、第１アノード電極１０８と、カソード電極１１０と、量子井戸活性層１１５とを備える。本実施形態に係る窒化物半導体装置は、第１の実施形態に係る窒化物半導体装置と比較して、第１窒化物半導体層１０２と第２窒化物半導体層１０３との間に量子井戸活性層１１５を備える点が構成として異なる。以下、第３の実施形態に関して、第１の実施形態との相違点を中心に説明する。
　量子井戸活性層１１５は、例えば、ＩｎｘＡｌｙＧａ（１－ｘ－ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で構成されており、且つ、その量子準位が第１窒化物半導体層１０２のバンドギャップ以上である。量子井戸活性層１１５の不純物濃度は低いことが好ましく、Ｍｇ濃度およびＳｉ濃度は１×１０１８ｃｍ－３以下であることが好ましい。量子井戸活性層１１５は、アンドープ、つまり意図的に不純物が導入されていなくても良い。これらの場合、量子井戸活性層１１５は、実質的に空乏化しているため、逆方向耐圧がより向上する。
　リセス部１０４は、第１窒化物半導体層１０２に到達していればよい。量子井戸活性層１１５の側面も、第１主面１３０に対して凸部１１２の側面と同じ角度で傾斜していることが好ましい。
　量子井戸活性層１１５の膜厚は、１～１０ｎｍであることが好ましい。第２窒化物半導体層１１３の膜厚は、３００～６００ｎｍであることが好ましい。
　この構成により、量子井戸活性層１１５において電子を閉じ込めやすくなるため、再結合確率が高くなり、発光量が増加する。その結果、光導電効果によって、オン抵抗がさらに低減される。
　（第４の実施形態）
　図１５は、第４の実施形態に係る窒化物半導体装置の断面図である。図１５に示すように、第４の実施形態に係る窒化物半導体装置は、基板１０１と、第１窒化物半導体層１０２と、第２窒化物半導体層１０３と、リセス部１０４と、メサ部１０５と、注入分離部１０６と、絶縁膜１０７と、第１アノード電極１０８と、第２アノード電極１０９と、カソード電極１１０とを備える。本実施形態に係る窒化物半導体装置は、第１の実施形態に係る窒化物半導体装置と比較して、第２窒化物半導体層１０３の上に、第２アノード電極１０９を備える点が構成として異なる。以下、第４の実施形態に関して、第１の実施形態との相違点を中心に説明する。
　第１アノード電極１０８は、第１窒化物半導体層１０２とショットキー接触されており、第２アノード電極１０９は、第２窒化物半導体層１０３とオーミック接触されている。
　順方向の立ち上がり電圧Ｖｆを低くする場合、ショットキー障壁高さを低くする必要があり、ショットキー障壁を低くするためには金属の仕事関数を小さくする必要がある。しかしながら、仕事関数の小さい金属は、ｐ型半導体層に対して良好なオーミック接触を形成することが困難である。ｐ型半導体層とのオーミック接触性を確保するため仕事関数の大きな金属を用いた場合は、Ｖｆが高くなってしまうため、損失が増大する。
　これに対し、本実施形態に係る構成によれば、第１窒化物半導体層１０２に対してはＶｆの低い良好なショットキー接触を示し、ｐ型半導体層である第２窒化物半導体層１０３に対しては低コンタクト抵抗を示すような最適なアノード電極材料を選定することが可能となるため、低Ｖｆかつ高順方向電流を得ることができる。
　第２アノード電極１０９は、例えば、Ｎｉ／Ｐｔ／Ａｕ等の、第２窒化物半導体層１０３とオーミック接触する材料で構成され、ＥＢ蒸着法により形成される。第２アノード電極１０９の膜厚は、例えば、Ｎｉが１００～３００ｎｍ、Ｐｔが１００～３００ｎｍ、Ａｕが１００～５００ｎｍである。
　（その他の実施形態）
　なお、本開示に係る窒化物半導体装置は、第１～第４の実施形態およびそれらの変形例に限定されるものではない。上記実施形態および変形例における任意の構成要素を組み合わせて実現される別の実施形態や、上記実施形態および変形例に対して本発明の趣旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、上記実施形態および変形例に係る窒化物半導体装置を内蔵した各種機器も本発明に含まれる。
　本開示に係る窒化物半導体装置は、例えば、自動車用、産業用、民生用のパワーデバイスとして有用である。
　１０１　　基板
　１０２　　第１窒化物半導体層
　１０３　　第２窒化物半導体層
　１０４　　リセス部
　１０５　　メサ部
　１０６　　注入分離部
　１０７　　絶縁膜
　１０８　　第１アノード電極
　１０９　　第２アノード電極
　１１０　　カソード電極
　１１２　　凸部
　１１３　　空乏層
　１１５　　量子井戸活性層
　１３０　　第１主面
　１３２　　第２主面

Claims (13)

  1. 　第１主面および第２主面を有する基板と、
    　前記第１主面上に配置され、凸部を有する第１導電型の第１窒化物半導体層と、
    　前記凸部の上に配置された第２導電型の第２窒化物半導体層と、
    　前記第１窒化物半導体層および前記第２窒化物半導体層の上方に配置された第１アノード電極と、
    　前記第２主面上に配置されたカソード電極とを備え、
    　前記凸部の側面が、前記第１主面に対して、第１の角度で傾斜している
    　窒化物半導体装置。
  2. 　前記第２窒化物半導体層の側面の少なくとも一部が、前記第１主面に対して、第２の角度で傾斜している
    　請求項１に記載の窒化物半導体装置。
  3. 　前記第２の角度は、３０度から８０度である
    　請求項２に記載の窒化物半導体装置。
  4. 　前記第２窒化物半導体層の側面の全体が、前記第１主面に対して、第３の角度で傾斜している
    　請求項１に記載の窒化物半導体装置。
  5. 　前記第３の角度は、３０度から８０度である
    　請求項４に記載の窒化物半導体装置。
  6. 　前記第２窒化物半導体層には、リセス部が形成され、
    　前記リセス部は、前記第１窒化物半導体層に到達している
    　請求項１から５のいずれか１項に記載の窒化物半導体装置。
  7. 　前記第２窒化物半導体層には、複数のリセス部が形成され、
    　前記複数のリセス部は、それぞれ、前記第１窒化物半導体層に到達している
    　請求項１から５のいずれか１項に記載の窒化物半導体装置。
  8. 　前記複数のリセス部は、前記基板を平面視した場合に、行列状に配置されている
    　請求項７に記載の窒化物半導体装置。
  9. 　前記第２窒化物半導体層は、前記基板を平面視した場合に、複数の島状構造を有し、且つ、前記複数の島状構造を囲う
    　請求項１から５のいずれか１項に記載の窒化物半導体装置。
  10. 　前記第１窒化物半導体層と前記第２窒化物半導体層との間に配置され、且つ、前記第１窒化物半導体層のバンドギャップよりも量子準位が大きい量子井戸活性層を、さらに備える
    　請求項１から９のいずれか１項に記載の窒化物半導体装置。
  11. 　前記量子井戸活性層の側面は、前記第１主面に対して、前記第１の角度で傾斜している
    　請求項１から１０のいずれか１項に記載の窒化物半導体装置。
  12. 　前記第２窒化物半導体層とオーミック接触する第２アノード電極を、さらに備え、
    　前記第２アノード電極は、前記第１アノード電極と電気的に接続されている
    　請求項１から１１のいずれか１項に記載の窒化物半導体装置。
  13. 　前記第１の角度は、３０度から８０度である
    　請求項１から１２のいずれか１項に記載の窒化物半導体装置。
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